Xilinx-ISE軟件使用教程

XILINX-ISE10.1開發(fā)環(huán)境

使用說明報告人：XXX2012年X月X日1程序開發(fā)步驟新建工程工程新建設計文件設計編譯改錯設計仿真測試設計文件下載——適配、編程、下載3例如：設計一個模16計數器要求：1、系統(tǒng)輸入時鐘48MHZ2、系統(tǒng)輸出1HZ信號，用LED指示燈顯示；3、系統(tǒng)輸出模16數據，用4個LED指示燈顯示；4、系統(tǒng)下載配表管腳：CLK：T8模16四個LED1-4：C10、A10、B10、A91HZ信號LED:B841、啟動軟件啟動program/xilinxise10.1/projectNavigator到以下圖界面52、建立工程工程【file】--【newproject】如以下圖所示，鍵入工程的名稱和保存工程各文件的地址〔注意工程文件名不要用中文，開頭不要用數字〕63、設置參數建好后擊“下一步”，新工程對話框如以下圖所示，按以下圖配置參數74、參數設置完善然后一直Next到以下圖點Finish完成85、新文件的輸入【project】--【newsource】如以下圖所示95、新文件的輸入輸入文件名〔不要同工程名相同，選VHDLModule〕6、輸入輸出參數定義10設置實體〔此步驟也可跳過，在程序編寫時直接編寫實體結構〕117、新文件輸入完善單擊“下一步”和“完成”到以下圖,在右窗中輸入源程序12libraryIEEE;useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.ALL;entitycnt16isport(clk:instd_logic;dout:outstd_logic_vector(3downto0);dclk1:outstd_logic);endcnt16;architectureBehavioralofcnt16is signalclk1:std_logic:='1'; signalq:integerrange0to24000000:=0; signalw:std_logic_vector(3downto0):="0000";Begindclk1<=clk1;dout<=notw;設計輸入例程13t1:process(clk)begin ifclk'eventandclk='1'then ifq=23999999then q<=0;clk1<=notclk1; elseq<=q+1; endif;endif;endprocess;t2:process(clk1)beginifclk1'eventandclk1='1'thenifw=9thenw<=”0000“; elsew<=w+1;endif;endif;endprocess; endBehavioral;設計輸入例程147、程序語法檢查點中源文件，雙擊處理窗中的CheckSyntax，如果通過會在前邊顯示綠圈√，有錯會顯示紅圈×15查看報告窗，并對錯誤進行修改，再運行CheckSyntax，直到報告窗為Successfully8、查看相關信息16可通過雙擊ViewRTLSchematic查看硬件結構圖179、功能仿真【project】--【newsource】，鍵入仿真文件名，直到完成18仿真建立的完善Sourefor中選BehavioralSimulation，在仿真文件右窗中輸入鼓勵信號的波形參數值。19Clk賦值：20仿真運行點中仿真文件，雙擊處理窗中的SimulateBehavioralModel.21觀看顯示波形22管腳適配Sourcesfor設置為Synthesis..，選中要適配的文件。雙擊處理窗的AssignPackagePins，該操作會提示生成一個.ucf文件按以下圖在LOC位置把管腳分配好，并保存2324文件編程選中下載文件，運行處理窗GenerateProgra