(高清版)GBT 41033-2021 CMOS集成電路抗輻射加固設計要求

CMOS集成電路抗輻射加固設計要求2021-12-31發(fā)布2022-07-01實施GB/T41033—2021 I 2規(guī)范性引用文件 3術語、定義和縮略語 3.1術語和定義 3.2縮略語 24設計流程 25抗輻射加固設計要求 35.1抗總劑量輻射加固設計原則與要求 35.2抗單粒子輻射加固設計原則與要求 76集成電路輻射效應建模與仿真要求 6.1集成電路輻射效應建模與仿真一般要求 6.2集成電路輻射效應建模與仿真要求 6.3集成電路輻射效應建模與仿真方法 7輻照驗證試驗要求 7.1總劑量輻照驗證試驗要求 7.2單粒子輻照驗證試驗要求 I本文件按照GB/T1.1—2020《標準化工作導則第1部分：標準化文件的結構和起草規(guī)則》的規(guī)定起草。請注意本文件的某些內容可能涉及專利。本文件的發(fā)布機構不承擔識別專利的責任。本文件由全國宇航技術及其應用標準化技術委員會(SAC/TC425)提出并歸口。本文件起草單位：中國航天科技集團有限公司第九研究院第七七一研究所。1CMOS集成電路抗輻射加固設計要求本文件規(guī)定了CMOS集成電路抗輻射(總劑量、單粒子)加固設計的流程、設計要求、建模仿真、驗證試驗要求。本文件適用于基于體硅/SOICMOS工藝的數字集成電路、模擬集成電路和數模混合集成電路的2規(guī)范性引用文件下列文件中的內容通過文中的規(guī)范性引用而構成本文件必不可少的條款。其中，注日期的引用文件，僅該日期對應的版本適用于本文件。不注日期的引用文件，其最新版本(包括所有的修改單)適用于本文件。GB/T9178集成電路術語GB/T9178界定的以及下列術語和定義適用于本文件?？倓┝枯椛湫侵鸽婋x輻射的累積導致器件的參數發(fā)生退化的現象。單粒子效應singleeventeffects;SEE性能退化或功能失效的現象的統(tǒng)稱。單粒子翻轉效應singleeventupseteffects;SEU由單粒子輻射引發(fā)集成電路邏輯狀態(tài)改變的效應。單粒子瞬態(tài)效應singleeventtransienteffects;SET由單粒子輻射導致集成電路輸出端出現異常脈沖信號的效應。由單粒子輻射引起的集成電路閂鎖的效應。通過設計具有抗輻射能力的電路拓撲和版圖結構，提高半導體器件或集成電路抗輻射能力的技術。2納米級MOS器件nano-scaleMOS特征尺寸在28nm～90nm范圍的MOS器件。在輻照中及輻照后，因輻射感生電荷的退火或生長隨時間的變化而引起器件電參數的變化。加速退火試驗acceleratedannealingtest利用提高溫度來加速時變效應過程的試驗程序。輻照驗證試驗radiationverificationtest;RVT以驗證器件的抗輻射能力是否達到規(guī)定值為目的的輻照試驗。下列縮略語適用于本文件。CMOS互補金屬氧化物半導體(ComplementaryMetalOxideSemiconductor)CVSL級聯電壓開關邏輯(CascodeVoltageSwitchLogic)DICE互鎖存儲單元(DualInterlockedStorageCell)EQDD雙DICE交叉存儲單元(ErrorQuenchingDubleDICE)LET線性能量傳輸(LinearEnergyTransfer)MCU多單元翻轉(MultipleCellUpsets)MNU多節(jié)點翻轉(MultipleNetUpsets)MOS金屬氧化物半導體(MetalOxideSemiconductor)NMOSN溝道金屬氧化物半導體(N-channelMetalOxideSemiconductor)PMOSP溝道金屬氧化物半導體(P-channelMetalOxideSemiconductor)RHBD設計加固(RadiationHardeningbyDesign)SEL單粒子閂鎖(SingleEventLatch-up)SET單粒子瞬態(tài)(SingleEventTransient)SEU單粒子翻轉(SingleEventUpset)SOI絕緣體上硅(SilicononInsulator)SPICE集成電路仿真程序(SimulationProgramwithICEmphasis)STI淺槽隔離(Shallow-TrenchIsolation)TCAD半導體工藝模擬以及器件模擬工具(TechnologyComputerAidedDesign)TDE時變效應(TimeDependenceEffects)TMR三模冗余(TripleModuleRedundancy)VCS編譯型Verilog仿真器(VerilogCompiledSimulator)4設計流程CMOS集成電路抗輻射加固設計流程見圖1。3項目輸入項目輸入抗輻射加固總劑量/單粒子加固設計模擬仿真否達到設計要求是否輻照試驗驗證達到指標項月完成圖1CMOS集成電路抗輻射加固設計流程5抗輻射加固設計要求5.1抗總劑量輻射加固設計原則與要求5.1.1抗總劑量輻射加固設計原則抗總劑量輻射加固設計原則如下：a)應采用能減小或抑制由于閾值電壓漂移、跨導降低等總劑量輻射效應的電路拓撲結構；b)應采用能減小或抑制MOS管源漏區(qū)域漏電的版圖結構；c)應采用能減小或抑制場氧漏電的版圖結構。5.1.2抗總劑量輻射加固設計一般要求抗總劑量輻射加固設計一般要求如下：a)CMOS工藝特征尺寸大于0.35μm,電路設計時應注意電離輻射誘發(fā)的閾值電壓漂移影響，應對MOS管源漏區(qū)域漏電和場氧漏電進行版圖加固設計；b)CMOS工藝特征尺寸小于或等于0.35μm,電離輻射誘發(fā)的閾值電壓漂移可忽略；電路設計時應注意消除或減小因STI介質中的電荷積累進而引起沿著溝道氧化物側墻的Si/SiO。界面的電流泄漏；4c)CMOS工藝特征尺寸在28nm～90nm范圍的納米級MOS器件基本可以忽略總劑量引起的柵氧化物中的電荷俘獲；90nmCMOS工藝，電路設計時應注意與STI相關聯的泄漏電流，其截止狀態(tài)的泄漏電流隨著溝道寬度的減小而增加；28nm～65nmCMOS工藝的總劑量輻射效應的影響和靈敏度降低，與溝道寬度關聯度較低。5.1.3數字集成電路抗總劑量輻射加固設計CMOS數字集成電路的總劑量輻射效應主要是：開關響應速度降低、動態(tài)功耗上升、靜態(tài)功耗上升。數字集成電路抗總劑量輻射加固設計主要采用RHBD技術，加固設計原則如下：a)應增大MOS管的寬長比(W/L);b)NMOS應采用環(huán)形柵；c)與非門(NAND)輸入端口應小于3個；d)采用與非門(NAND),應少用或不用或非門(NOR),即NMOS晶體管串聯，PMOS晶體管并聯；e)或非門(NOR)應用與非門(NAND)+反相器(INV)邏輯代替；f)CMOS傳輸門宜少用或不用；g)應增加電路的驅動余量和速度余量；h)應采用高的電源電壓(Vpp)。5.1.4模擬集成電路抗總劑量輻射加固設計5.1.4.1模擬集成電路通用抗總劑量輻射加固設計總劑量輻射對模擬集成電路的影響是器件工作機制和直流工作點的改變，隨著MOS晶體管性能的退化，導致了更高層次電路性能的退化。模擬集成電路通用抗總劑量輻射加固設計如下：a)應采用高且穩(wěn)定的電源電壓(Vpp);b)應提高并穩(wěn)定電路直流工作電流(Ipc);c)相位裕度應大于60°;d)應采用具有失調補償功能的電路拓撲結構；e)應采用穩(wěn)定跨導(gm)的電路拓撲結構；f)應采用差分電路拓撲結構；g)NMOS晶體管應采用環(huán)柵結構并加保護環(huán)。5.1.4.2模擬集成電路抗總劑量輻射穩(wěn)定性加固設計穩(wěn)定性加固設計如下：a)環(huán)路相位裕度應大于60°;b)應采用米勒(Miller)電容補償；c)應采用零、極點補償方法提高相位裕度；d)應采用穩(wěn)定跨導(gm)的電路拓撲結構；e)應采用阻容(RC)無源濾波。5.1.4.3偏置電路抗總劑量輻射加固設計偏置電路抗總劑量輻射加固設計方法如下：5a)電壓偏置應由基準電壓產生，不應由基準電流產生；b)電流偏置應由基準電流產生，不應由基準電壓產生；c)應增大偏置電壓、偏置電流設計裕量；d)應采用電流鏡、電流沉構建偏置電路；e)應采用高的電源電壓(Vpp)。5.1.4.4電流鏡電路抗總劑量輻射加固設計電流鏡電路抗總劑量輻射加固設計方法如下：a)應采用高且穩(wěn)定的電源電壓(Vpp);b)MOS晶體管應工作在飽和區(qū)；c)應采用大尺寸MOS晶體管以提高匹配性。5.1.4.5運算放大器電路抗總劑量輻射加固設計CMOS運算放大器總劑量輻射損傷主要表征：輻射感生的氧化物電荷和界面態(tài)的增加引起MOS器件的跨導下降、運放電路內部各功能單元間的失配和差分對的不對稱性引起的電路性能參數的退化。CMOS運算放大器電路抗總劑量輻射加固設計如下：a)應采用差分電路拓撲結構；b)運放輸入級宜采用PMOS差分結構；c)應加強PMOS差分輸入級的NMOS負載對稱、匹配；d)應采用具有失調補償功能的電路拓撲結構；e)版圖布局時應注意匹配性設計；f)應增大偏置電流；g)放大器宜采用兩級跨導運算放大器；h)應采用穩(wěn)定跨導(gm)的電路拓撲結構；i)應采用高的電源電壓(Vpp)以提高運放跨導。5.1.4.6比較器電路抗總劑量輻射加固設計比較器可以看作是具有非常高增益的差分運算放大器，抗總劑量輻射加固設計如下：a)應采用具有失調補償功能的電路拓撲結構；b)應采用高偏置電流；c)應采用高跨導(gm)。5.1.4.7模擬開關電路抗總劑量輻射加固設計模擬開關電路抗總劑量輻射加固設計如下：a)應采用高且穩(wěn)定的電源電壓(Vpp);b)NMOS晶體管應采用環(huán)柵結構，并加保護環(huán)。5.1.5器件級抗總劑量輻射加固設計5.1.5.1通用抗總劑量輻射版圖加固設計MOS管的匹配規(guī)則對提高電路的抗總劑量輻射加固性能極有幫助。宜采用的抗總劑量輻射版圖加固匹配設計規(guī)則如下：6a)應采用大的有源區(qū)面積；b)應采用薄氧化層器件代替厚氧化層器件；c)對于電壓匹配，應保持小的Vos;d)對于電流匹配，應保持大的Vcs;e)應采用共質心版圖結構，大尺寸晶體管應分成偶數個叉指，匹配晶體管應排列成交叉耦合對形式；f)所有的深擴散區(qū)應遠離有源區(qū)、柵區(qū)。5.1.5.2MOS晶體管抗總劑量輻射版圖加固設計抗總劑量輻射版圖加固設計原則：減小或阻斷源極與漏極的漏電通道。MOS晶體管抗總劑量輻射版圖加固設計如下：a)保護環(huán)結構，NMOS晶體管的柵應覆蓋到p+保護環(huán)上，柵伸出部分下面為柵氧；b)H柵MOS晶體管結構，NMOS晶體管的有源區(qū)大于n+區(qū)，溝道P區(qū)隨柵極突出源漏區(qū)外，此區(qū)上的柵極下為柵氧；H柵結構并未徹底避開場區(qū)，電路性能上表現為輸入電容高，速度降低；c)環(huán)形柵MOS晶體管結構，柵為封閉環(huán)形，柵包圍漏極，避開了場區(qū)，可以完全消除MOS器件的場區(qū)緣輻射寄生漏電；器件亞閾值特性基本不受影響，其抗輻射能力僅由柵氧化層決定；環(huán)形柵MOS管的不足是W/L比例受到了很大的限制，增加了芯片面積，給布線帶來了不便，難于制作寬長比很小的器件；d)SOI工藝應采用源淺漏深的器件結構。5.1.5.3抗總劑量輻射場區(qū)加固設計總劑量輻射感生場氧漏電效應如圖2所示，在場氧區(qū)有多晶連線的時候，在起隔離作用的場氧中產生大量的輻射感生空間電荷，使p型襯底反型，形成N阱Vpp到p型襯底上NMOS器件n+有源的Vss通道，使得電路的漏電流大大增加，從而導致失效。漏屯通道p+樹底Qn+有源p型外延層Ybmn+接觸圖2場氧漏電通道抗總劑量輻射場區(qū)加固設計如下：a)應在p型襯底上增加重摻雜的p+條，以截斷漏電通道，如圖3所示；7n+接觸N阱p+通道夾斷p型外延層n+有源圖3p+隔離對場氧漏電通道的截止b)應采用如圖4所示的類似增強型PMOS管的結構隔離單元之間的漏電通路；此結構在場氧中加入了柵控結構。負電壓負電壓輻射引起的漏電流p襯底場氧瀾圖4柵控結構減小總劑量輻射感生場氧漏電5.2抗單粒子輻射加固設計原則與要求5.2.1抗單粒子輻射加固設計原則抗單粒子輻射加固設計原則如下：a)在130nm及以下CMOS工藝節(jié)點，集成電路的總劑量輻射效應對電路的影響較小，但是單粒子效應卻變得更嚴重，應進行單粒子加固設計；b)納米級MOS器件結構與微米級MOS器件結構完全不同，兩者加固設計方法不同，應注意兩者加固設計的區(qū)別；c)單粒子閂鎖效應(SEL)與一般的CMOS閂鎖效應相比，除觸發(fā)機理不同外，其他機理完全相同，CMOS器件的一切抗閂鎖加固措施都適用于抗單粒子閂鎖加固。5.2.2抗單粒子閂鎖效應加固設計一般要求抗單粒子閂鎖效應加固設計一般要求如下：a)應合理布置電源接觸孔，減小橫向電流和電阻。應采用接襯底的環(huán)形Vpo電源線；增加Vpp和Vss的接觸孔，增大接觸面積；盡量使Vpp和Vss的接觸孔長邊相互平行；接Vpp的孔盡量離阱近一些(對于P阱CMOS工藝);接Vss的孔盡量安排在阱的所有邊上(對于P阱CMOS工藝)。b)應在阱與PMOS的p+漏區(qū)和P阱之間安排一個接地的、由p-和p+組成的偽收集區(qū)域。它可收集由PNP管發(fā)射極注入進來的空穴，阻止向NPN管基區(qū)注入，減小了βpxp。c)應采用保護環(huán)，有效地降低橫向電阻、電流，同時使PNP管的基區(qū)加寬，βpkp下降。d)應盡量拉大阱區(qū)與PMOS的距離。e)SOI工藝不需要對SEL進行加固設計。85.2.3亞微米級MOS集成電路抗單粒子輻射加固設計亞微米級MOS集成電路抗單粒子輻射加固設計技術也適用特征尺寸在微米級以上的MOS器件。5.2.3.2抗單粒子瞬態(tài)效應版圖加固技術抗單粒子瞬態(tài)效應版圖加固技術如下：a)器件應加保護環(huán)。在NMOS晶體管四周加環(huán)繞的p+保護環(huán)；b)應增大MOS器件阱接觸的寬度，減小其到對應漏極的距離；c)NMOS管應采用折疊柵結構；d)MOS管宜采用環(huán)柵結構；e)在指標許可范圍內，應增加NMOS/PMOS管的驅動能力比；f)在指標許可范圍內，應增加晶體管的W/L;g)兩個串聯的MOS管版圖宜畫成如圖5所示的結構。圖5加固后串聯MOS管版圖結構5.2.3.3抗單粒子瞬態(tài)效應電路加固技術抗單粒子瞬態(tài)效應電路加固技術如下：a)基于MulerC單元的脈沖過濾技術；b)基于CVSL邏輯門的加固技術；c)采用傳輸門和施密特觸發(fā)器相結合的脈沖過濾技術；d)使用鉗位器件的脈沖消除技術；e)三模冗余(TMR)加固技術；f)采用低通濾波器加固技術；g)采用時域采樣技術。5.2.3.4抗單粒子翻轉效應鎖存器加固設計鎖存器抗單粒子翻轉效應加固技術如下：a)空間冗余技術(三模冗余鎖存器);b)阻容(RC)濾波技術；c)狀態(tài)冗余技術；d)互鎖存儲單元DICE技術。5.2.4納米級MOS集成電路抗單粒子輻射加固設計5.2.4.1納米級MOS集成電路抗單粒子輻射加固通用設計原則納米級MOS集成電路抗單粒子輻射加固通用設計原則如下：9a)設計時應考慮應用環(huán)境，納米級MOS集成電路不僅對重離子敏感，而且開始對α粒子和質子等極輕的粒子敏感；b)納米級MOS集成電路的運行速度大幅提升，SET錯誤脈沖的寬度接近正常信號，其特征時間(即脈沖寬度)與數字電路的特征時間(如單元延遲、時鐘周期等)的比例不斷增大，SET在邏輯路徑上更容易無衰減傳播，也更容易被時序單元或存儲單元所捕獲，進而更容易造成軟錯誤；c)納米級MOS集成電路的單粒子加固應電路加固技術和版圖加固技術相結合。納米級存儲器單元抗SEU加固設計方法如下：a)宜采用多節(jié)點存儲電路結構，如DICE電路結構；b)應采用增大存儲節(jié)點電容的設計方法；c)宜采用存儲單元內部自帶體阱接觸的版圖結構；d)宜采用增大存儲節(jié)點物理距離的設計方法；e)宜采用雙DICE交叉存儲單元EQDD結構；f)宜采用SOI工藝進行存儲器設計。5.2.4.3納米級存儲器抗SEU/MCU/MNU加固設計納米級存儲器抗SEU/MCU/MNU加固設計方法如下：a)采用錯誤檢測與糾正編碼技術；b)采用存儲陣列多路選擇位交織陣列結構；c)采用存儲器定時刷新設計方法；d)外圍控制、地址及數據鎖存采用三模冗余技術。5.2.4.4納米級MOS數字集成電路抗單粒子瞬態(tài)加固設計納米級MOS數字集成電路單粒子瞬態(tài)加固方法如下：a)在指標許可范圍內，應增大晶體管尺寸；b)在指標許可范圍內，應增大晶體管驅動能力；c)應增大敏感節(jié)點電容；d)應采用具有保護環(huán)的版圖布局結構；e)最大增加阱接觸；f)應增加敏感節(jié)點晶體管的物理距離；g)存儲單元、邏輯門和模擬電路宜采用延遲濾波技術。5.2.4.5納米級MOS模擬和混合信號集成電路抗單粒子瞬態(tài)加固設計5.2.4.5.1消除電荷共享效應加固設計消除差分電荷共享效應的方法如下：a)應識別敏感晶體管并增加這些晶體管間的物理距離；b)應采用差分電荷消除版圖技術；利用電荷共享將單端單粒子錯誤信號轉變成共模信號，利用差分電路的固有共模抑制特性對其進行抑制；c)宜采用敏感節(jié)點有源電荷消除技術；利用電荷共享來檢測單粒子事件轟擊產生的錯誤，利用有源補償電路來進行泄露或注入足夠電流達到抑制單粒子效應的目的；補償電路可以是外加到原有電路或直接利用原有電路的一部分來實現；原理如圖6所示，利用共享電荷來探測不期望的瞬態(tài)電流(Iser),通過補償電流迅速移除過量的載流子，使電路保持原來的動作狀態(tài)。圖6敏感節(jié)點有源電荷消除加固設計原理圖節(jié)點分裂加固設計技術是借鑒冗余技術：將一個電路分成N個支路，在生成N個支路的過程中，每一個器件也分成N個部分。這樣電路的有源面積并沒有增加，只是物理面積會略有增加。正常情況下，電路的功能沒有增加，同時電路的性能也沒有發(fā)生改變。這樣，當其中一個支路發(fā)生單粒子事件，其余支路將維持信號完整性，從而抑制單粒子效應。6集成電路輻射效應建模與仿真要求6.1集成電路輻射效應建模與仿真一般要求集成電路輻射效應建模與仿真應按照不同的需求，采用以下三種抽象級別進行建模與仿真：a)器件級建模與仿真；b)單元級建模與仿真；c)電路級建模與仿真。6.2集成電路輻射效應建模與仿真要求應在不同的抽象層次、采用不同的仿真工具對集成電路荒島輻射效應進行建模與仿真，要求如下：a)器件級建模與仿真應采用TCAD軟件或其他基于物理方程的數值仿真工具；b)單元級建模與仿真應先將在器件(其本身與工藝密切相關)和電路設計之間建立聯系的精簡模型集成到HSPICE、Spectre仿真器，然后再用SPICE或其他以精簡模型為核心的模擬程序進行仿真；c)電路級建模與仿真，小規(guī)模集成電路或模擬電路宜采用SPICE或其他以精簡模型為核心的模擬程序，大規(guī)模或者超大規(guī)模集成電路宜采用VCS軟件或者其他類VCS的仿真工具。6.3集成電路輻射效應建模與仿真方法6.3.1單粒子效應仿真方法6.3.1.1器件級單粒子效應仿真方法器件級單粒子效應仿真方法如下：a)通過器件結構編輯工具或工藝仿真工具編輯或生成器件結構；b)根據需求定義器件的摻雜分布和網格優(yōu)化策略；c)通過數值求解泊松方程、連續(xù)性方程及輸運方程，準確預測器件的電學參數和電學特性；d)添加粒子輻照模型及所需的物理模型(例如：產生-復合模型、遷移率退化模型、隧道擊穿模型等)進行數值求解；e)分析在單粒子入射條件下器件電學參數和電學特性的變化。6.3.1.2單元級單粒子效應仿真方法單元級單粒子效應仿真方法如下：a)利用6.3.1.1方法仿真得到器件的單粒子瞬態(tài)光電流；b)建立單粒子瞬態(tài)光電流模型；c)將單粒子瞬態(tài)光電流模型注入到單元的敏感節(jié)點；d)分析單元的電學參數和電學特性的變化。6.3.1.3電路級單粒子效應仿真方法電路級單粒子效應仿真方法如下：a)利用6.3.1.2方法構建含有輻射響應信息的標準單元數據庫；b)電路級仿真器調用含有輻射響應信息的標準單元數據庫進行電路級仿真；c)分析電路對單粒子輻照的電學響應；d)評估器件的軟錯誤率。6.3.2總劑量效應仿真方法6.3.2.1器件級總劑量效應仿真方法器件級總劑量效應仿真方法如下：a)通過器件結構編輯工具或工藝仿真工具編輯或生成器件結構；b)根據需求定義器件的摻雜分布和網格優(yōu)化策略；c)通過數值求解泊松方程、連續(xù)性方程和輸運方程，準確預測器件的電學參數和電學特性；d)添加總劑量輻照模型及所需的物理模型(例如：產生-復合模型、遷移率退化模型、隧道擊穿模型等)進行數值求解；e)分析器件在總劑量條件下電學參數和電學特性的變化。6.3.2.2單元級和電路級總劑量效應仿真方法單元級和電路級總劑量效應仿真方法如下：a)通過6.3.2.1的方法仿真得到總劑量條件下器件的電學特性曲線；b)利用a)得到的電學特性曲線提取包含總劑量效應的器件精簡模型；c)利用b)建立的精簡模型進行單元級或電路級總劑量效應仿真；d)分析單元和電路在總劑量條件下電學參數和電學特性的變化。7輻照驗證試驗要求7.1總劑量輻照驗證試驗要求7.1.1總劑量輻照驗證試驗一般要求總劑量輻照驗證試驗一般要求如下：a)輻照源為鈷60γ射線源，在受試器件輻照面積內的輻射場不均勻性小于10%。b)應采用最劣偏置，即使受試器件輻照退化最嚴重的偏置條件；若采用器件應用偏置條件，評估試驗結果只適用于類似偏置條件，不保證適用于其他偏置條件。c)應選擇使受試器件結溫上升少的負載，以防輻照效應退火。d)如果受試器件出現參數超差，或出現與靜態(tài)功耗電流有關的參數超差，但未出現致命的功能失室溫退火條件：——偏置：維持輻照時的偏置； e)為了驗證器件的抗輻射能力達到規(guī)定值，應對器件進行50%規(guī)定劑量的過輻照；輻照后，不要求進行電參數測量。f)如果受試器件實際使用時的總劑量高于50Gy(Si)或不能確定其是否具有TDE,則應進行加速退火試驗。高溫加速退火試驗條件：——偏置：維持輻照時的偏置；7.1.2試驗線路板要求試驗線路板要求如下：a)應選擇對輻射不敏感的器件插座制作試驗線路板，器件插座應不影響輻照場均勻性；試驗線路板上除器件外的其他器件要選用對輻照不敏感的器件，或對其進行充分的屏蔽；b)除非有特別聲明，試驗線路板上受試器件所有輸入端及可能影響到器件輻照響應的端子都不應電懸空；c)試驗線路板的幾何設計及器件的布局應保證器件接受到均勻的輻照；d)若器件要進行加速退火試驗或高溫輻照，試驗線路板應能承受試驗所需的高溫，試驗線路板在試驗前和試驗后都應進行物理性能和電性能的測量。7.1.3電參數測試要求電參數測試要求如下：a)應使用試驗規(guī)范規(guī)定的電參數測試系統(tǒng)，對輻照前后的受試器件進行電參數(對輻照敏感參數)和功能測試；b)在電參數測量時，應先用對比器件進行測試系統(tǒng)檢查；對于手動測試，應先測對結溫影響少的電參數；c)受試器件輻照前、后的電參數測試應在同一測試系統(tǒng)上進行，且測試項目的順序和測試條件應保持不變；電參數測試可采用輻照中測試或輻照后移位測試；若采用輻照中測試，在整個系統(tǒng)處于試驗位置后，應檢查系統(tǒng)的連接、漏電和噪聲電平是否符合要求；若采用移位測試，將受試器件從輻照源移至異地測試以及返回原位再作輻照的過程中，受試器件各引出端應短接，環(huán)境溫度不應比輻照時的環(huán)境溫度高10℃;d)輻照完畢到電參數開始測試的時間間隔不應超過1h;輻照后受試器件置于干冰環(huán)境(溫度不高于一60℃)保存，要求受試器件各管腿短接，時間不可超過72h,要求受試器件從干冰保存環(huán)境恢復到室溫測試的時間不超過30min;從前一次輻照后到后一次輻照開始之間的時間間隔不應超過2h。7.1.4總劑量輻照驗證試驗流程MOS器件總劑量輻照驗證試驗流程如圖7所示。樣品準備樣品準備(輻照前)劑量率選擇試驗板調試輻照到規(guī)定劑量(輻照中，可選)否輻照到規(guī)定劑量是合格輻照后電參數測試不合格室溫退火不合格電參數測試合格50%過輻照高溫退火不合格電參數測試不合格合格合格圖7MOS器件總劑量輻照驗證試驗流程7.2單粒子輻照驗證試驗要求7.2.1單粒子輻照驗證試驗一般要求單粒子輻照驗證試驗一般要求如下：a)重離子單粒子效應模擬試驗常用的輻照源有回旋加速器、串列靜電(VandeGraaff)加速器、鑭源；應根據受試器件的單粒子敏感性、試驗目的、試