基于FPGA的系統(tǒng)設(shè)計(jì)與應(yīng)用01-概述

基于FPGA的系統(tǒng)設(shè)計(jì)與應(yīng)用

第一章概論姓名：楊慧晶單位：軟件學(xué)院Email：yhj833@1．平時(shí)成績：100分折合為總成績的30%2．期末成績：100分折合為總成績的70%；3．考試方式：閉卷

考核辦法2教材

EDA技術(shù)實(shí)用教程—VerilogHDL版（第四版）潘松黃繼業(yè)潘明編著，科學(xué)出版社參才書

1、AlteraFPGA/CPLD設(shè)計(jì),EDA先鋒工作室等主編，2011年，人民郵電出版社

2、深入淺出玩轉(zhuǎn)FPGA，吳厚航編著，2010年，北京航空航天出版社3、FPGA/ASIC高性能數(shù)字系統(tǒng)設(shè)計(jì)，李洪革編著，2011年，電子工業(yè)出版社4、零基礎(chǔ)學(xué)習(xí)FPGA基于AlteraFPGA器件&VerilogHDL語言，機(jī)械工業(yè)出版社，2010年教材及參考書3

為什么學(xué)4學(xué)什么

主要應(yīng)學(xué)習(xí)如下四個(gè)方面的內(nèi)容：①大規(guī)模可編程邏輯器件；②硬件描述語言；（熟練使用，注意語言與硬件電路的對應(yīng)關(guān)系）③軟件開發(fā)工具；（熟練使用，注意掌握工具使用過程中特定方法的使用）④開發(fā)系統(tǒng)。其中，硬件描述語言是重點(diǎn)。5對于大規(guī)模可編程邏輯器件，主要是了解其分類、基本結(jié)構(gòu)、工作原理、各廠家產(chǎn)品的系列、性能指標(biāo)以及如何選用，而對于各個(gè)產(chǎn)品的具體結(jié)構(gòu)不必研究過細(xì)。對于硬件描述語言，除了掌握基本語法規(guī)定外，更重要的是要掌握系統(tǒng)的分析與建模方法，能夠?qū)⒏鞣N基本語法規(guī)定熟練地運(yùn)用于自己的設(shè)計(jì)中。6對于軟件開發(fā)工具，應(yīng)熟練掌握從源程序的編輯、邏輯綜合、邏輯適配以及各種仿真、硬件驗(yàn)證各步驟的使用。對于開發(fā)系統(tǒng)，主要能夠根據(jù)自己所擁有的設(shè)備，熟練地進(jìn)行硬件驗(yàn)證或變通地進(jìn)行硬件驗(yàn)證。7如何學(xué)

抓住一個(gè)重點(diǎn)：VerilogHDL的編程；掌握兩個(gè)工具：FPGA開發(fā)軟件和EDA開發(fā)系統(tǒng)的使用；運(yùn)用三種手段：案例分析、應(yīng)用設(shè)計(jì)、上機(jī)實(shí)踐；采用四個(gè)結(jié)合：邊學(xué)邊用相結(jié)合，邊用邊學(xué)相結(jié)合，理論與實(shí)踐相結(jié)合，課內(nèi)與課外相結(jié)合。8本課程學(xué)習(xí)方法小議本課程前期基礎(chǔ)課程是數(shù)字電路等課程

這方面掌握不夠理想的請自己重新復(fù)習(xí)。本課程是一門實(shí)踐性、應(yīng)用性很強(qiáng)的學(xué)科

努力學(xué)好課堂知識的同時(shí)，更要培養(yǎng)動(dòng)手能力。硬件/軟件同樣重要，不可偏廢硬件是基礎(chǔ)，軟件是外表及思想。預(yù)習(xí)、聽課、查閱資料、作業(yè)、實(shí)驗(yàn)環(huán)節(jié)都重要掌握科學(xué)的學(xué)習(xí)方法。9

相關(guān)網(wǎng)址101.1EDA技術(shù)及其發(fā)展

EDA(ElectronicDesignAutomation)EDA技術(shù)發(fā)展的三個(gè)階段

20世紀(jì)70年代MOS工藝CAD概念20世紀(jì)80年代CMOS時(shí)代出現(xiàn)FPGA

20世紀(jì)90年代ASIC設(shè)計(jì)技術(shù)EDA技術(shù)11EDA技術(shù)概述

自20世紀(jì)60年代以來，數(shù)字集成電路已經(jīng)歷了從SSI、MSI到LSI、VLSI的發(fā)展過程。20世紀(jì)70年代初以1K位存儲(chǔ)器為標(biāo)志的大規(guī)模集成電路（LSI）問世以后，微電子技術(shù)得到迅猛發(fā)展，集成電路的集成規(guī)模幾乎以平均每1～2年翻一番的驚人速度迅速增長。12標(biāo)準(zhǔn)邏輯器件微處理器與微控制器目前，有以下三種集成邏輯器件可供選用：包含：TTL74/54系列和CMOS4000/4500/74HC系列的器件。特點(diǎn)：中、小規(guī)模集成電路、速度快、型號系列齊全、廠家

眾多、價(jià)格便宜。不足：實(shí)現(xiàn)復(fù)雜的邏輯功能時(shí)，電路龐大、連線增多、可靠

性降低。特點(diǎn)：大規(guī)模、超大規(guī)模集成電路、其性能已不能單憑器件

本身的電路結(jié)構(gòu)評估，需要配備相應(yīng)的軟件才能形成

一個(gè)整體。不足：在某些對工作速度有特別要求的場合，此類器件的弱

點(diǎn)就表現(xiàn)出來。13專用集成電路ASICASIC是面向用戶實(shí)用目的而專門設(shè)計(jì)的一種集成電路，其宗旨在于優(yōu)化電路的性能，提高電路的集成度，增強(qiáng)電路芯片的接口能力，同時(shí)，其設(shè)計(jì)周期和開發(fā)成本又為用戶能接受。通常電路邏輯功能復(fù)雜。包括：1.標(biāo)準(zhǔn)單元2.宏單元3.門陣列4.可編程邏輯器件PLD1415數(shù)字電路中由18片IC組成的數(shù)字鐘16數(shù)字電路中由18片IC組成的數(shù)字鐘17單片IC（單片機(jī)）電子鐘18單片IC（FPGA）電子鐘三類器件的主要性能指標(biāo)比較很好很好較差

開發(fā)工具支持較大較小較小

庫存風(fēng)險(xiǎn)較難不難容易

使用難易程度長較短短

制造時(shí)間一般較好差

樣品仿真能力較長不長短

開發(fā)時(shí)間較貴一般便宜

價(jià)格很好較好差

集成度一般較好很好

速度專用集成ASIC微控制器標(biāo)準(zhǔn)邏輯器件類型指標(biāo)19EDA的幾個(gè)基本概念EDA——電子設(shè)計(jì)自動(dòng)化ASIC——專用集成電路FPGA——現(xiàn)場可編程門陣列CPLD——復(fù)雜可編程器件GAL——通用陣列邏輯ISP——在系統(tǒng)可編程JTAG——聯(lián)合測試行動(dòng)小組201.電子設(shè)計(jì)自動(dòng)化——EDAEDA——ElectronicDesignAutomation概念由來電子設(shè)計(jì)自動(dòng)化EDA是從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測試）、CAE（計(jì)算機(jī)輔助工程）等概念發(fā)展而來。發(fā)展歷程電子CAD階段20世紀(jì)70年代，屬EDA技術(shù)發(fā)展初期。利用計(jì)算機(jī)、二維圖形編輯與分析的CAD工具，完成布圖布線等高度重復(fù)性的繁雜工作。典型設(shè)計(jì)軟件如Tango布線軟件。21計(jì)算機(jī)輔助工程設(shè)計(jì)（CAE）階段20世紀(jì)80年代初，出現(xiàn)了低密度的可編程邏輯器件（PAL和GAL），相應(yīng)的EDA開發(fā)工具主要解決電路設(shè)計(jì)沒有完成之前的功能檢測等問題。80年代后期，EDA工具已經(jīng)可以進(jìn)行初級的設(shè)計(jì)描述、綜合、優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證。電子設(shè)計(jì)自動(dòng)化（EDA）階段去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)（即SOC－SystemOnaChip片上系統(tǒng)集成）。20世紀(jì)90年代，可編程邏輯器件迅速發(fā)展，出現(xiàn)功能強(qiáng)大的全線EDA工具。具有較強(qiáng)抽象描述能力的硬件描述語言（VHDL、VerilogHDL）及高性能綜合工具的使用，使過22EDA概念發(fā)展EDA廣義定義：半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化、可編程器件設(shè)計(jì)自動(dòng)化、電子系統(tǒng)設(shè)計(jì)自動(dòng)化、印刷電路板設(shè)計(jì)自動(dòng)化、仿真與測試、故障診斷自動(dòng)化形式驗(yàn)證自動(dòng)化統(tǒng)稱為EDA工程23EDA技術(shù)設(shè)計(jì)方法例如：設(shè)計(jì)一矩形波發(fā)生系統(tǒng)。傳統(tǒng)數(shù)字設(shè)計(jì)方法CPUMCU8254EDA技術(shù)設(shè)計(jì)方法控制部分波形產(chǎn)生24.至頂向下（Top-to-DownDesign）設(shè)計(jì)方法.至底向上設(shè)計(jì)方法首先確定可用的元器件，然后根據(jù)這些器件進(jìn)行邏輯設(shè)計(jì)，完成各模塊后進(jìn)行連接，最后形成系統(tǒng)。自上而下是指將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和模快，層層分解，直至整個(gè)系統(tǒng)中各個(gè)子系統(tǒng)關(guān)系合理，并便于邏輯電路級的設(shè)計(jì)和實(shí)現(xiàn)為止。自上而下設(shè)計(jì)中可逐層描述、仿真，保證滿足系統(tǒng)指標(biāo)。25傳統(tǒng)方法與EDA方法比較傳統(tǒng)方法EDA方法設(shè)計(jì)方法自下至上（BottomtoUp)自上至下（ToptoDown)實(shí)現(xiàn)載體通用的邏輯元件可編程邏輯器件PLD調(diào)試方法硬件設(shè)計(jì)的后期仿真和調(diào)試系統(tǒng)設(shè)計(jì)的早期仿真和修改設(shè)計(jì)途徑硬件電路原理圖多種設(shè)計(jì)文件，以HDL描述文件為主實(shí)現(xiàn)方法手工實(shí)現(xiàn)自動(dòng)實(shí)現(xiàn)262.專用集成電路——ASICASIC——ApplicationSpecificIntegratedCircuit專用集成電路——專門限定的某一種或某幾種特定功能的產(chǎn)品或應(yīng)用而設(shè)計(jì)的芯片。基本概念A(yù)SIC分類全定制——芯片內(nèi)部各種掩膜全部是按特定功能專門制造，

用戶不能更改。半定制——芯片內(nèi)部預(yù)制好晶體管單元電路，只乘金屬連線

層的掩膜有待按照具體要求進(jìn)行設(shè)計(jì)和制造?？删幊獭脩艨梢杂瞄_發(fā)工具按照自己的設(shè)計(jì)對可編程器

件編程，以實(shí)現(xiàn)特定邏輯功能。27ASIC發(fā)展趨勢最小尺寸越來越小02468101970年1990年2002年2010年μm28集成度越來越高02E+114E+116E+118E+111E+121970年1990年2002年2010年集成度K29速度越來越快01002003004005006007001970年1990年2002年2010年速度MHz30降低了產(chǎn)品的成本。用ASIC來設(shè)計(jì)和改造電子產(chǎn)品大幅度地減少印制板的面積和接插件，減低裝配和調(diào)試費(fèi)用提高產(chǎn)品的可靠性提高了產(chǎn)品的保密程度和競爭能力降低了電子產(chǎn)品的功耗提高電子產(chǎn)品的工作速度大大減少了電子產(chǎn)品的體積和重量

工藝先進(jìn)用戶可編程性及在系統(tǒng)升級有利于芯片研發(fā)

ASIC主要特點(diǎn)31可編程模擬集成電路其可以實(shí)現(xiàn)的功能為：1）信號調(diào)理（對信號放大、衰減、濾波）2）信號處理（對信號進(jìn)行求和、求差、積分運(yùn)算）3）信號轉(zhuǎn)換（對信號進(jìn)行AD和DA轉(zhuǎn)換）值得一提的是，美國Lattice公司在1999年推出了一種基于ISP技術(shù)的可編程模擬電路（ispPAC），它也可以使用開發(fā)軟件進(jìn)行模擬電路仿真，然后通過一個(gè)編程電纜下載至芯片中。321.1EDA技術(shù)及其發(fā)展

EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展：

電子設(shè)計(jì)成果自主知識產(chǎn)權(quán)

仿真和設(shè)計(jì)EDA軟件不斷推出

電子技術(shù)全方位納入EDA領(lǐng)域傳統(tǒng)設(shè)計(jì)建模理念發(fā)生重大變化EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊更加互為包容

更大規(guī)模的FPGA和CPLD器件的不斷推出

EDA工具ASIC設(shè)計(jì)涵蓋大規(guī)模電子系統(tǒng)及復(fù)雜IP核模塊

軟硬件IP核在電子行業(yè)廣泛應(yīng)用IP－IntellectualProperty

SoC高效低成本設(shè)計(jì)技術(shù)的成熟

硬件描述語言出現(xiàn)（如SystemC）設(shè)計(jì)和驗(yàn)證趨于簡單331.2EDA技術(shù)實(shí)現(xiàn)目標(biāo)

目標(biāo)：是完成專用集成電路ASIC的設(shè)計(jì)和實(shí)現(xiàn)圖1-1EDA技術(shù)實(shí)現(xiàn)目標(biāo)

341.2EDA技術(shù)實(shí)現(xiàn)目標(biāo)

1.超大規(guī)?？删幊踢壿嬈骷?/p>

FPGA(FieldProgrammableGateArray)

CPLD(ComplexProgrammableLogicDevice)2.半定制或全定制ASIC掩模ASIC門陣列ASIC標(biāo)準(zhǔn)單元ASIC全定制芯片

3.混合ASIC

CPU、RAM、ROM、硬件加法器、乘法器、鎖相環(huán)351.3硬件描述語言VerilogHDLVHDLVerilogHDLSystemVerilogSystemC

361.4其他常用HDLVHDL與Verilog相比，VHDL有下列優(yōu)勢：●語法比Verilog嚴(yán)謹(jǐn)，通過EDA工具自動(dòng)語法檢查，易排除許多設(shè)計(jì)中的疏忽?！裼泻芎玫男袨榧壝枋瞿芰鸵欢ǖ南到y(tǒng)級描述能力，而Verilog建模時(shí)，行為與系統(tǒng)級抽象及相關(guān)描述能力不及VHDL。與Verilog相比，VHDL有下列不足：●

VHDL代碼較冗長，在相同邏輯功能描述時(shí)，Verilog的代碼比VHDL少許多?！?/p>

VHDL對數(shù)據(jù)類型匹配要求過于嚴(yán)格，初學(xué)時(shí)會(huì)感到不是很方便，編程耗時(shí)也較多；而Verilog支持自動(dòng)類型轉(zhuǎn)換，初學(xué)者容易入門?！?/p>

VHDL對版圖級、管子級這些較為底層的描述級別，幾乎不支持，無法直接作集成電路底層建模。

SystemVerilog

SystemC371.5HDL綜合從自然語言轉(zhuǎn)換到VerilogHDL語言算法表述自然語言綜合從算法表述轉(zhuǎn)換到寄存器傳輸級（RegisterTransportLevel，RTL）表述行為綜合從RTL級表述轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表述邏輯綜合從邏輯門表示轉(zhuǎn)換到版圖級表述(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，

版圖綜合或結(jié)構(gòu)綜合

381.5HDL綜合391.5HDL綜合401.5基于verilog的自頂向下設(shè)計(jì)方法

圖1-4自頂向下的設(shè)計(jì)流程

411.6EDA技術(shù)的優(yōu)勢（1）大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。（2）有各類庫的支持。（3）簡化了設(shè)計(jì)文檔的管理。（4）日益強(qiáng)大的邏輯設(shè)計(jì)仿真測試技術(shù)。（5）設(shè)計(jì)者擁有完全的自主權(quán)，再無受制于人之虞。（6）設(shè)計(jì)語言標(biāo)準(zhǔn)化，開發(fā)工具規(guī)范化，設(shè)計(jì)成果通用性，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。（7）能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中。（8）整個(gè)設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力，在各個(gè)設(shè)計(jì)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對硬件系統(tǒng)進(jìn)行完整全面的測試。421.7EDA的發(fā)展趨勢

在一個(gè)芯片上完成的系統(tǒng)級的集成已成為可能

可編程邏輯器件開始進(jìn)入傳統(tǒng)的ASIC市場

EDA工具和IP核應(yīng)用更為廣泛

高性能的EDA工具得到長足的發(fā)展

計(jì)算機(jī)硬件平臺性能大幅度提高，為復(fù)雜的SoC設(shè)計(jì)提供了物理基礎(chǔ)。

431.8EDA設(shè)計(jì)流程441.8EDA設(shè)計(jì)流程1.8.1設(shè)計(jì)輸入（原理圖/HDL文本編輯）1.圖形輸入2.HDL文本輸入

1.8.2綜合

原理圖輸入狀態(tài)圖輸入波形圖輸入451.8EDA設(shè)計(jì)流程1.