實(shí)驗(yàn)指導(dǎo)資料

pagepage6ispDesignEXPERT中VHDL語(yǔ)言的設(shè)計(jì)方法ispDesignEXPERT開發(fā)系統(tǒng)提供了使用VHDL語(yǔ)言實(shí)現(xiàn)在系統(tǒng)可編程邏輯器件的應(yīng)用設(shè)計(jì)的功能。VHDL設(shè)計(jì)輸入的操作步驟Step1->在ispDesignEXPERTSystemProjectNavigator主窗口中，按File=>NewProject菜單建立一個(gè)新的工程文件，此時(shí)會(huì)彈出如下圖所示的對(duì)話框，在該對(duì)話框中的ProjectType欄中，選擇VHDL類型，然后，將該工程文件存盤為demo.syn。step2->在ispDesignEXPERTSystemProjectNavigator主窗口中，選擇Source=>New菜單。在彈出的NewSource對(duì)話框中，選擇VHDLModule類型。此時(shí)，軟件會(huì)產(chǎn)生一個(gè)如下圖所示的NewVHDLSource對(duì)話框：在對(duì)話框的各欄中，分別填入如上圖所示的信息。按OK鈕后，進(jìn)入文本編輯器-TextEditor編輯VHDL文件。Step3->在TextEditor中輸入如下用VHDL描述的二十進(jìn)制計(jì)數(shù)器的程序，存盤返回到ispDesignEXPERTSystemProjectNavigator項(xiàng)目引導(dǎo)器窗口，輸入的源程序文件demo.vhd顯示在SourceinProject中。二十進(jìn)制計(jì)數(shù)器程序及說(shuō)明如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydemoisport(clk,clr,en:instd_logic;A,B,C,D,E:outstd_logic);enddemo;architecturedemo_archofdemoissignalcount:std_logic_vector(4downto0);beginA<=count(0);B<=count(1);C<=count(2);D<=count(3);E<=count(4);process(clk,clr)Beginlibraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityfreqisport (xclk,clk: instd_logic; A0,B0,C0,D0,A1,B1,C1,D1:outstd_logic; A2,B2,C2,D2,A3,B3,C3,D3:outstd_logic);end;architectureexampleoffreqissignal countb:std_logic_vector(3downto0);signal count0:std_logic_vector(3downto0);signal count1:std_logic_vector(3downto0);signal count2:std_logic_vector(3downto0);signal count3:std_logic_vector(3downto0);signal en,clr,m0,m1,m2:std_logic;begin P1:process(xclk,en,clr) begin if(clr='0')then count0<="0000"; m0<='0'; elsif((en='1')andrising_edge(xclk))then if(count0="1001")then count0<="0000"; m0<='0'; else count0<=count0+'1'; m0<='1'; endif; endif; endprocessP1; P2:process(en,clr,m0) begin if(clr='0')then count1<="0000"; m1<='0'; elsif((en='1')andfalling_edge(m0))then if(count1="1001")then count1<="0000"; m1<='0'; else count1<=count1+'1'; m1<='1'; endif; endif; endprocessP2; P3:process(en,clr,m1) begin if(clr='0')then count2<="0000"; m2<='0'; elsif((en='1')andfalling_edge(m1))then if(count2="1001")then count2<="0000"; m2<='0'; else count2<=count2+'1'; m2<='1'; endif; endif; endprocessP3; P4:process(en,clr,m2) begin if(clr='0')then count3<="0000"; elsif((en='1')andfalling_edge(m2))then if(count3="1001")then count3<="0000"; else count3<=count3+'1'; endif; endif; endprocessP4; P5:process(clk) begin if(rising_edge(clk))then countb<=countb+'1'; else countb<=countb; endif; if(countb="0111")then clr<='0'; else clr<='1'; endif; if(countb>"0111")then en<='1'; else en<='0'; endif; endprocessP5;A0<=count0(0);B0<=count0(1);C0<=count0(2);D0<=count0(3);A1<=count1(0);B1<=count1(1);C1<=count1(2);D1<=count1(3);A2<=count2(0);B2<=count2(1);C2<=count2(2);D2<=count2(3);A3<=count3(0);B3<=count3(1);C3<=count3(2);D3<=count3(3);endexample;完成上述程序的輸入設(shè)計(jì)文件并且編譯通過(guò)后，在ispDesignEXPERTProjectNavigator中選擇在系統(tǒng)可編程邏輯器件ispLSI1016-80PLCC44，編譯設(shè)計(jì)文件（CompileDesign），如果要形成可以將程序下載到實(shí)驗(yàn)板的熔絲圖文件（.jed），還要在文本編輯軟件中編寫一個(gè)引腳鎖定文件（*.prn），將程序中的輸入/輸出信號(hào)與實(shí)驗(yàn)板上的ispLSI1016芯片的具體管腳一一對(duì)應(yīng)。以下是該數(shù)字頻率計(jì)的引腳鎖定文件freq.prn:輸入/輸出信號(hào)名引腳屬性芯片的引腳編號(hào)XclkIn11ClkIn35A0Out15B0Out16C0Out17D0Out18A1Out19B1Out20C1Out21D1Outr22A2Out25B2Out26C2Out27D2Out28A3Out29B3Out30C3Out31D3out32打開CompileDesign的CompileProperties對(duì)話框，在Pin文本框中輸入引腳鎖定文件freq.prn，然后單擊“確定”按紐。須注意的是ispLSI1016-80的35腳既可作為一個(gè)輸入信號(hào)Y1，也可定義為復(fù)位信號(hào)（RESET），如果不加任何控制，在編譯適配軟件時(shí)，將Y1默認(rèn)為系統(tǒng)復(fù)位端口。由于在本實(shí)驗(yàn)中ispLSI1016-80的35腳是作為一個(gè)時(shí)鐘輸入信號(hào)使用的，因此需要通過(guò)編譯器控制參數(shù)將ispLSI1016-80的35腳定義為時(shí)鐘輸入腳，即在Compiler