《數(shù)字邏輯電路基礎》課件第6章

第6章時序邏輯電路6.1時序電路的描述6.2同步時序電路的分析與設計6.3異步時序電路的分析6.4計數(shù)器6.5狀態(tài)設計6.6常用時序電路設計

6.1時序電路的描述

6.1.1時序電路分類

1.電路結構由前面的邏輯電路描述中可知：時序電路的任一時刻的輸出不僅與該時刻輸入變量的取值有關，而且與電路的原狀態(tài)，即與過去的輸入情況有關。時序邏輯電路的結構框圖如圖6.1所示。圖6.1時序邏輯電路結構

其中X=(x1,x2,…,xn)為外部輸入信號；Q=(q1,q2,…,qj)為存儲電路的狀態(tài)輸出，也是組合邏輯電路的內部輸入；Z=(z１,z2,…,zm)為外部輸出信號；Y=(y1,y2,…,yk)為存儲電路的激勵信號，也是組合邏輯電路的內部輸出。

以上四組信號之間的邏輯關系可用以下三個方程組來描述：

（1）輸出方程Z=F(X,Q)，即zm=fm(x1,...,xn,q1,...,qj)。

（2）狀態(tài)方程Qn+1=H(X,Q)，即qm=hm(x1,...,xn,q1,...,qj)。

（3）激勵方程Y=G(X,Q)，即ym=gm(x1,...,xn,q1,...,qj)。

2.同步時序和異步時序

時序電路按狀態(tài)變化的特點可分為同步時序電路和異步時序電路。在同步時序電路中，電路狀態(tài)的變化在同一個時鐘脈沖的作用下發(fā)生，即各觸發(fā)器狀態(tài)的轉換同時完成。如圖6.2所示的同步時序電路，其特點是所有觸發(fā)器的CP端都連接到同一個時鐘脈沖輸入端。在異步時序電路中，不使用同一個時鐘脈沖，即各觸發(fā)器狀態(tài)的轉換不是同時進行的。如圖6.3所示的異步時序電路，其特點是各觸發(fā)器CP端的輸入信號各不相同。

圖6.2同步時序電路圖6.3異步時序電路

3.米里型和摩爾型

輸出與現(xiàn)態(tài)和輸入都有關的時序電路稱為米里（Mealy）型時序電路，如圖6.4(a)，它是經(jīng)典的時序電路結構。

輸出僅與現(xiàn)態(tài)有關的時序電路稱為摩爾（Moore）型時序電路，輸出的變化僅在狀態(tài)變化時發(fā)生，其輸出方程為Z=F(Q)。

摩爾型又可以分為兩種方式：第一種情況的Z是狀態(tài)之一，如圖6.4(b)所示；另一種情況的Z是狀態(tài)的組合輸出，如圖6.4(c)所示。

圖6.4米里型和摩爾型結構

6.1.2功能描述

時序電路可以采用邏輯方程式、狀態(tài)轉移真值表（簡稱狀態(tài)表）、狀態(tài)轉移圖（簡稱狀態(tài)圖）、時序波形圖和HDL模塊等方式來描述。

1.狀態(tài)圖

狀態(tài)圖以圖形的方式來描述時序電路的狀態(tài)轉移規(guī)律以及輸出與輸入的關系。

圖6.5(a)和(b)分別為米里型和摩爾型電路的狀態(tài)圖。

圖6.5狀態(tài)圖

2.狀態(tài)表

狀態(tài)表用列表的方式來描述時序電路輸出Z、次態(tài)Qn+1和外部輸入X、現(xiàn)態(tài)Q之間的邏輯關系。對于組合邏輯部分，現(xiàn)態(tài)Q和輸入X確定當前輸出Y和Z，Q和X變化導致Y和Z變化，可以采用一個真值表列出。

圖6.6(a)為圖6.5(a)所示米里型電路的狀態(tài)表。該狀態(tài)表采用現(xiàn)態(tài)Q為行，輸入X為列，表格中內容表示次態(tài)Qn+1和輸出Z，兩者中間采用“/”分隔。

圖6.6(b)為圖6.5(b)所示摩爾型電路的狀態(tài)表，由于輸出Z與輸入X無關，僅與現(xiàn)狀Q有關，故將輸出Z單獨作為一列，僅描述與現(xiàn)態(tài)Q之間的關系。

圖6.6狀態(tài)表

3.邏輯方程式

三個方程：輸出方程Z=F(X,Q)、激勵方程Y=G(X,Q)、狀態(tài)方程Qn+1=H(X,Q)。

下面對圖6.5所示的兩種類型電路分別進行描述。

1)米里型電路

三個方程全部采用組合X2X1Q2Q1的最小項表達式來描述，即Q2n+1=Sm(2,6,7,8,9,10,11)，Q1n+1=Sm(1,2,4,5,6,7,10,11)，Z=Sm(1,2,4,5,6,7,9,10,11)。

2)摩爾型電路

狀態(tài)方程采用X1X0Q1Q0的最小項標準表達式來描述，Q1n+1=D1=Sm(2,6,7,8,9,10,11)，Q0n+1=D0=Sm(1,2,4,5,6,7,10,11)。

4.時序圖

時序圖即為時序電路的工作波形圖，它以波形的形式描述時序電路內部狀態(tài)Q、外部輸出Z隨輸入信號X變化的規(guī)律。

5.HDL模塊

模塊內部含有兩個部分，即輸出組合邏輯和狀態(tài)轉移邏輯，觸發(fā)條件為CP的上升沿。

1)米里型電路

2)摩爾型電路

6.1.3典型時序邏輯電路

1.計數(shù)器

計數(shù)器主要功能是累計輸入脈沖的個數(shù)。它是一個周期性的時序電路，其狀態(tài)轉移如圖6.7所示，其中含有一個閉合環(huán)。閉合環(huán)循環(huán)一次所需要的時鐘個數(shù)M稱為模。

圖6.7模M的計數(shù)器

2.脈沖分配器

脈沖分配器是指電路可以將脈沖信號按順序分配到各個輸出端，各輸出端按一定順序輪流地輸出脈沖信號。它通常用來使能順序處理中的各功能模塊工作。

n個輸出的脈沖分配器需要n個狀態(tài)，其狀態(tài)圖如圖6.8(a)所示，該電路有n個輸出，每個輸出經(jīng)過n個時鐘后輪流產(chǎn)生1個脈沖，如圖6.8(b)所示。

圖6.8脈沖分配器

3.序列信號發(fā)生器

序列信號發(fā)生器是重復產(chǎn)生一定長度的循環(huán)序列的電路，輸出序列由n位二進制碼重復構成，n為序列長度。圖6.9是二進制序列Z0Z1…Zn-1的信號發(fā)生器的狀態(tài)圖，其Zi=0或1。每n個時鐘周期，電路輸出端將重復這n位二進制序列信號。

圖6.9序列信號發(fā)生器

6.2同步時序電路的分析與設計

6.2.1同步時序電路的分析

1.邏輯符號描述的電路同步時序電路的分析過程一般按以下步驟進行：①根據(jù)邏輯圖求出時序電路的輸出方程和各觸發(fā)器的激勵方程；

②根據(jù)已求出的激勵方程和所用觸發(fā)器的特征方程獲得時序電路的狀態(tài)方程；

③根據(jù)時序電路的狀態(tài)方程和輸出方程建立狀態(tài)表；

④根據(jù)狀態(tài)表畫出狀態(tài)圖；

⑤確定初始狀態(tài)和輸入波形，根據(jù)狀態(tài)表畫出波形圖；

⑥分析電路的邏輯功能。

【例6.2.1】分析圖6.10所示同步時序電路的邏輯功能。

圖6.10例6.2.1的邏輯電路

解：①輸出方程和激勵方程

J0=K0=1

J1=K1=X?Q0

Z=XQ?1Q?0

②狀態(tài)方程

Q0n+1=J0Q?0+K?0Q0=Q?0

Q1n+1=J1Q?1+K?1Q1=X?Q0?Q1

③列出狀態(tài)表

該時序電路為米里型時序電路，其狀態(tài)表是以外部輸入X和內部狀態(tài)Q1Q0為輸入變量，以次態(tài)Q1n+1Q0n+1和輸出Z為輸出（即Q1n+1Q0n+1/Z）的一種表格，如表6.1所示。

④根據(jù)狀態(tài)表畫出如圖6.11(a)所示的狀態(tài)圖。

⑤畫波形圖

設Q1Q0的初始狀態(tài)為00，輸入變量X的波形如圖6.11(b)中第二行所示。根據(jù)狀態(tài)表即可畫出波形圖。

圖6.11例6.2.1的狀態(tài)圖和波形圖

⑥邏輯功能分析

從以上分析可以看出，當外部輸入X=0時，狀態(tài)轉移按00→01→10→11→00→規(guī)律變化，實現(xiàn)模4加法計數(shù)器的功能；當X=1時，狀態(tài)轉移按00→11→10→01→00→規(guī)律變化，實現(xiàn)模4減法計數(shù)器的功能，并且當狀態(tài)00時Z輸出為1，表明減法計數(shù)產(chǎn)生借位。

所以，該電路是一個同步模4可逆計數(shù)器。X為加/減控制信號，Z為借位輸出。

【例6.2.2】分析圖6.12所示同步時序電路的邏輯功能。

圖6.12例6.2.2的邏輯電路圖

解：①求輸出方程和激勵方程

D2=Q1，D1=Q0，D0=Q?1Q?0。

②求狀態(tài)方程

Q2n+1=D2=Q1，Q1n+1=D1=Q0，Q0n+1=D0=Q?1Q?0。

③列出狀態(tài)表

該電路為摩爾型時序電路?？捎蔂顟B(tài)方程列出該電路的狀態(tài)表，如表6.2所示。

④列出狀態(tài)圖

由狀態(tài)表可得如圖6.13(a)所示的狀態(tài)圖。圖中的001、010、100這三個狀態(tài)構成了閉合回路（環(huán)）。電路正常工作時，狀態(tài)總是在這個環(huán)中按這個序列循環(huán)變化。將處于環(huán)中的狀態(tài)稱為有效狀態(tài)，將沒在環(huán)內的狀態(tài)稱為無效狀態(tài)或多余狀態(tài)。若在一個時序電路中所有的無效狀態(tài)都能通向有效狀態(tài)，則稱該時序電路具有自啟動能力。

⑤畫波形圖

根據(jù)狀態(tài)圖中的有效狀態(tài)畫出波形圖，如圖6.13(b)所示。由波形圖可以看出，當電路正常工作時，各輸出端依次出現(xiàn)脈沖，其脈沖寬度等于CP周期T，循環(huán)周期為3T。

⑥邏輯功能分析

從以上分析可以看出，該電路在CP脈沖作用下，把寬度為T的脈沖以三次分配給Q0、Q１和Q2各端，因此，該電路是一個脈沖分配器。由狀態(tài)圖和波形圖可以看出，該電路每經(jīng)過三個時鐘周期循環(huán)一次，并且具有自啟動能力。

圖6.13例6.2.2的狀態(tài)圖及波形圖

2.HDL描述的電路

同步時序電路的分析過程一般按以下步驟進行：

①根據(jù)語句找出時序電路的輸入、輸出和狀態(tài)；

②分析語句的含義，初步給出部分功能；

③列出狀態(tài)圖或狀態(tài)表；

④分析電路的邏輯功能。

【例6.2.3】分析如下Verilog描述的邏輯電路的功能。

moduletest(cp,x,z);

inputcp,x;

outputz;

reg[1:0]q;

always@(negedgecp)

q<=!x?q-2’d1:q+2’d1;

assignz={x,q}==3'b100;

endmodule

解：①確定輸入、輸出和狀態(tài)。

x為輸入，z為輸出，q為二位狀態(tài)，共4個狀態(tài)。

②語句分析

由always語句可以看出：觸發(fā)時刻為CP下降沿；狀態(tài)有兩種變化方式：一種是遞增（x=0時），另一種是遞減（x=1時）。這種變化說明該電路是一個同步模4的加減控制可逆計數(shù)器，x為加/減控制信號。

由assign可以看出當x=1、狀態(tài)為00時產(chǎn)生輸出z。這種關系表明輸出z為借位輸出。輸出的變化取決于輸入和狀態(tài)的變化，所以該電路是米里型的。

③狀態(tài)圖

根據(jù)語句可以畫出如圖6.14所示的狀態(tài)圖。

圖6.14例6.2.3的狀態(tài)圖

【例6.2.4】分析如下Verilog描述的邏輯電路的功能。

moduletest(CP,Q);

inputCP;

output[2:0]Q;

reg[2:0]Q;

always@(posedgeCP)

case(Q)

3'b001:Q<=3'b010;

3'b010:Q<=3'b100;

default:Q<=3'b001;

endcase

endmodule

解：①確定輸入、輸出及狀態(tài)：CP為時鐘脈沖，Q為既是狀態(tài)，也是輸出。

②語句分析

由always可知狀態(tài)發(fā)生變化在CP的上升沿。由case語句中次態(tài)值可知，Q只有三個有效狀態(tài)：010、100和001。

③狀態(tài)圖，如圖6.15所示。

由狀態(tài)圖可見，001、010、100這三個狀態(tài)構成了閉合回路（環(huán)）。該狀態(tài)圖與例6.2.2的電路的狀態(tài)圖相近，該電路也是一個脈沖分配器。

圖6.15例6.2.4的狀態(tài)圖

6.2.2同步時序電路的設計

狀態(tài)圖是同步時序電路設計的前提。在給定狀態(tài)圖的情況下，通用的設計方法為：

①根據(jù)狀態(tài)圖畫出狀態(tài)表；

②根據(jù)狀態(tài)表列出狀態(tài)方程和輸出方程的最小項表達式，邏輯變量為X和Q的組合；

③采用邏輯電路描述時，根據(jù)不同觸發(fā)器計算激勵方程，并畫出邏輯電路圖；采用HDL描述時，直接采用always和case語句實現(xiàn)最小項表達式。

采用邏輯電路描述時，其激勵方程求解方法如下：

①對于JK觸發(fā)器，其特征方程為Qn+1=JQ?+K?Q，將狀態(tài)方程中Q為0的最小項重組J的最小項表達式，為1的最小項重組為K?的最小項表達式，通過取非后得到K的最小項表達式。重組時將邏輯變量組合中的當前Q去除，構成新的邏輯變量組合。

②對于鐘控D觸發(fā)器，其特征方程為Qn+1=D，激勵D直接采用狀態(tài)方程的表達式。

【例6.2.5】已知某邏輯電路的狀態(tài)轉移如圖6.16所示，試采用JK觸發(fā)器、D觸發(fā)器和HDL等三種方式描述電路。

圖6.16例6.2.5的狀態(tài)圖

解：①列出狀態(tài)表，如表6.3所示。

②列出狀態(tài)方程和輸出方程

邏輯變量組合為XQ1Q0，狀態(tài)方程為

Q1n+1=Sm(4,5,6,7)=X

Q0n+1=Sm(6,7)=XQ1

輸出方程為

Z=Sm(5,7)=XQ0

③計算激勵方程，并畫出邏輯電路圖

對于JK觸發(fā)器，狀態(tài)方程按Q1=0和1進行分類為

Q1n+1=Sm(4,5)+Sm(6,7)=XQ?1+XQ1

Q0n+1=Sm(6)+Sm(7)=XQ1Q?0+XQ1Q0

第1個觸發(fā)器的激勵方程為

J1=X、K1=J?1。

第2個觸發(fā)器的激勵方程為

J0=XQ1、K0=J?0

邏輯電路如圖6.17所示。

圖6.17例6.2.5的基于JK觸發(fā)器的邏輯電路

對于D觸發(fā)器，激勵方程與狀態(tài)方程相同。

第1個觸發(fā)器的激勵方程為

D1=X

第2個觸發(fā)器的激勵方程為

D0=XQ1。

邏輯電路如圖6.18所示。

圖6.18例6.2.5的基于D觸發(fā)器的邏輯電路

【例6.2.6】某邏輯電路的狀態(tài)轉移如圖6.19所示，試采用JK觸發(fā)器、D觸發(fā)器和HDL等三種方式描述電路。

圖6.19例6.2.6的狀態(tài)圖

解：①列出狀態(tài)表，如表6.4所示。

②列狀態(tài)方程

Q2n+1=Sm(3,5)+Sd(2,4,7)

Q1n+1=Sm(1,5)+Sd(2,4,7)

Q0n+1=Sm(0,1,3)+Sd(2,4,7)。

③列激勵方程，并畫出邏輯電路

為了保證電路的自啟動，需要確定真值表的某些無關項的值。采用集成觸發(fā)器實現(xiàn)時，無關項的次態(tài)取值最好與相鄰項的取值相同，其狀態(tài)表修改如表6.5。

根據(jù)表6.5可得狀態(tài)方程為：

Q2n+1=Sm(2,3,4,5)=Q1?Q2=Q1Q?2+Q?1Q2

Q1n+1=Sm(1,4,5)=(Q2+Q0)Q?1

Q0n+1=Sm(0,1,2,3)=Q?2=Q?2Q?0+Q?2Q0

采用JK觸發(fā)器時，觸發(fā)器FF2、FF1和FF0的激勵方程分別為：

J2=Q1、K2=Q1

J1=Q2+Q0、K1=1

J0=Q?2、K0=Q2

邏輯電路如圖6.20所示。

圖6.20例6.2.6的JK觸發(fā)器邏輯電路

采用D觸發(fā)器時，

D2=Q1?Q2

D1=(Q2+Q0)Q?1

D0=Q?2

邏輯電路如圖6.21所示。

圖6.21例6.2.6的JK觸發(fā)器邏輯電路

6.3異步時序電路的分析

異步時序電路又分為脈沖型和電位型兩種異步時序電路，本節(jié)討論的是脈沖型異步時序電路。圖6.22給出脈沖異步十進制加法計數(shù)器的邏輯電路圖。圖6.22脈沖異步十進制加法計數(shù)器

在該電路中，四個JK觸發(fā)器沒有統(tǒng)一的時鐘，CP0為計數(shù)器的外部時鐘脈沖輸入（計數(shù)器對CP0計數(shù)），F(xiàn)F0的輸出Q0作為FF1和FF3的輸入時鐘，F(xiàn)F1的輸出Q1作為FF2的輸入時鐘。

由電路可寫出其輸出方程和激勵方程為

C=Q3Q0

J0=K0=1

J1=Q?3，K1=1

J2=K2=1

J3=Q2Q1，K3=1

結合JK觸發(fā)器的特征方程Qn+1=JQ?+K?Q，可得新狀態(tài)方程為

Q0n+1=Q?0CP0

Q1n+1=Q?3Q?1CP1，CP1=Q0

Q2n+1=Q?2CP2，CP2=Q1

Q3n+1=Q?3Q2Q1CP3，CP3=Q0

式中的CPi表示時鐘信號，它不是一個邏輯變量。下降沿觸發(fā)的CPi=1僅表示有下降沿到達；上升沿觸發(fā)的CPi=1僅表示有上升沿到達。CPi=0表示沒有有效沿到達，觸發(fā)器保持原狀態(tài)不變。該電路的狀態(tài)表（見表6.6）需逐步完成，因為該狀態(tài)表是針對外輸入時鐘CP0列出的，而CP0僅加到FF0，因此應首先求出FF0狀態(tài)轉換關系，從而就獲得了CP1=CP3=Q0的變化情況；然后求出FF1和FF3的狀態(tài)轉換關系，就獲得了CP2=Q1的變化情況；最后求出FF2的狀態(tài)轉換關系。

由狀態(tài)表6.6可畫出脈沖異步十進制加法計數(shù)器的狀態(tài)圖如圖6.23所示。由狀態(tài)圖可以看出，該電路是一個十進制計數(shù)器，并具有自啟動能力。圖6.24為該電路的工作波形圖，圖中標出了第8個時鐘脈沖到達后各觸發(fā)器的狀態(tài)轉換過程。

圖6.23異步十進制加法計數(shù)器的狀態(tài)圖圖6.24脈沖異步十進制加法計數(shù)器的工作波形

6.4計數(shù)器

6.4.1模2n同步二進制計數(shù)器模2n同步二進制計數(shù)器由n個觸發(fā)器構成，輸出狀態(tài)為Q=Qn-1…Q1Q0，計數(shù)進位輸出為Z，用來表明一輪計數(shù)循環(huán)結束，只有在終態(tài)時該進位才置1，其它狀態(tài)時清0。

1.加法計數(shù)器

其狀態(tài)轉移如圖6.25所示，圈內是n位二進制碼的十進制數(shù)值。通常加法計數(shù)器的初態(tài)為0，終態(tài)為2n-1。

圖6.25模2n同步二進制加法計數(shù)器的狀態(tài)圖

模2n加法計數(shù)器的狀態(tài)表如表6.6所示。

狀態(tài)方程為Q0n+1=Q?0，Qmn+1=(Qm-1…Q1Q0)?Qm，m=1,…,n-1。輸出方程為Z=Qm-1…Q1Q0。

JK觸發(fā)器的激勵方程為Jm=Km=Qm-1…Q1Q0，邏輯電路如圖6.26所示。

圖6.26模2n同步加法計數(shù)器的JK觸發(fā)器電路

D觸發(fā)器的激勵方程為Dm=(Qm-1…Q1Q0)?Qm，邏輯電路如圖6.27所示。

圖6.27模2n同步加法計數(shù)器的D觸發(fā)器電路

例如，模16同步二進制加法計數(shù)器含有4個觸發(fā)器，其狀態(tài)圖如圖6.28所示，計數(shù)進位在狀態(tài)為15時置1，其它狀態(tài)清0。

圖6.28模16同步加法計數(shù)器的狀態(tài)圖

JK觸發(fā)器的激勵方程為J0=K0=1，J1=K1=Q0，J2=K2=Q1Q0，J3=K3=Q2Q1Q0，邏輯電路如圖6.29所示。

圖6.29模16同步加法計數(shù)器的JK邏輯電路

2.減法計數(shù)器

其狀態(tài)轉移如圖6.30所示，通常的初態(tài)為2n-1，終態(tài)為0。

圖6.30模2n同步二進制減法計數(shù)器的狀態(tài)圖

模2n減法計數(shù)器的狀態(tài)表如表6.4.2所示。

JK觸發(fā)器的激勵方程為

邏輯電路如圖6.31所示。

圖6.31模2n同步減法計數(shù)器的JK觸發(fā)器電路

例如，模8同步二進制減法計數(shù)器含有3個觸發(fā)器，其輸出為Q2Q1Q0，其狀態(tài)轉移如圖6.32所示，計數(shù)進位在狀態(tài)0時置1，其它狀態(tài)清0。

圖6.32模8同步二進制減法計數(shù)器的狀態(tài)圖

3.可逆計數(shù)器

可逆計數(shù)器即可進行加法計數(shù)，又可以進行減法計數(shù)，通過外部模式控制加減法計數(shù)。其狀態(tài)轉移如圖6.33所示，其中X為計數(shù)模式控制輸入，X為1時進行減法計數(shù)，為0時進行加法計數(shù)。

圖6.33可逆計數(shù)器的狀態(tài)圖

6.4.2模M二進制計數(shù)器

模M二進制計數(shù)器由M個狀態(tài)構成，它由n=élog2Mù個觸發(fā)器構成，即2n-1<M<2n。對于可逆模M二進制計數(shù)器，由于有效狀態(tài)數(shù)小于2n，所以有效狀態(tài)轉移如圖6.34所示。

圖6.34模M二進制可逆計數(shù)器的狀態(tài)圖

1.基本框架

1)模M加法計數(shù)器

模M加法計數(shù)器采用n個觸發(fā)器，其狀態(tài)轉移如圖6.35(a)所示，其中s為初始狀態(tài)，通常s取0。其電路結構如圖6.35(b)。

圖6.35模M加法計數(shù)器

2)模M減法計數(shù)器

模M減法計數(shù)器采用n個觸發(fā)器，其狀態(tài)轉移如圖6.36(a)所示，其中s為初始狀態(tài)，通常s取最大值M-1。其電路結構如圖6.36(b)。

圖6.36模M減法計數(shù)器的狀態(tài)圖

3)模M可逆計數(shù)器

模M可逆計數(shù)器采用n個觸發(fā)器，其狀態(tài)轉移如圖6.37(a)所示，其中s為初始狀態(tài)，通常s取最小值0，輸入X用來控制加減法計數(shù)的選擇。其電路結構如圖6.37(b)。

圖6.37模M可逆計數(shù)器

2.基于觸發(fā)器的設計

例如，模為12的同步二進制減法計數(shù)器含有4個觸發(fā)器，其輸出為Q3Q2Q1Q0，狀態(tài)值從0~11，其狀態(tài)圖如圖6.38所示。在狀態(tài)為0時Z為1，下一時鐘到達后狀態(tài)回到11。表6.8是計數(shù)器的狀態(tài)表。

圖6.38模12同步二進制減法計數(shù)器的狀態(tài)圖

通過與模16的減法計數(shù)器的狀態(tài)表進行對比會發(fā)現(xiàn)：只有狀態(tài)0的次態(tài)有差異，模16減法計數(shù)器中狀態(tài)0的次態(tài)為1111，模12減法計數(shù)器中狀態(tài)0的次態(tài)為1011。

其電路如圖6.39所示。

圖6.39模12同步二進制減法計數(shù)器的JK觸發(fā)器電路

3.基于模2n二進制計數(shù)器的設計

模M二進制計數(shù)器的M個狀態(tài)值中，連續(xù)遞增或遞減的轉移采用模2n二進制計數(shù)器，狀態(tài)值跳變采用賦值方式。模M的同步二進制加法計數(shù)器的狀態(tài)轉移如圖6.40所示。

圖6.40模M同步二進制加法計數(shù)器的狀態(tài)圖

狀態(tài)從s到s+M-1可以采用模2n二進制加法計數(shù)器進行設計，在狀態(tài)為s+M-1時輸出進位1，并且使二進制加法計數(shù)器暫不工作，而是在下一時鐘到達時將狀態(tài)置為s。因此，模2n二進制加法計數(shù)器需要有一個置數(shù)輸入，即LD=1時Qn+1=D，LD=0時Qn+1=Q+1。

圖6.41模2n可預置同步二進制計數(shù)器

對于模M的二進制計數(shù)器，其初態(tài)為s，終態(tài)為se=(s+M-1)%2n。采用比較器將現(xiàn)態(tài)與終態(tài)對比，若相等則產(chǎn)生置數(shù)值1，否則產(chǎn)生置數(shù)值0。若置數(shù)為1，則下一時鐘到達時狀態(tài)值變?yōu)槌鯌B(tài)s，否則狀態(tài)值按順序遞變。其結構如圖6.42(a)所示。

通常計數(shù)器會在狀態(tài)為全1（加法計數(shù)器）或全0（減法計數(shù)器）時對進位OC置1，其它狀態(tài)時OC置0。采用進位置數(shù)時，其置數(shù)值為2n-M（加法計數(shù)器）或M-1（減法計數(shù)器）。其電路結構如圖6.42(b)所示。

圖6.42基于置數(shù)方式的模M二進制計數(shù)器的結構

4.集成邏輯電路74LS161

1)邏輯功能

74LS161是模24（四位二進制）同步計數(shù)器，具有計數(shù)、保持、同步置數(shù)、異步清零等功能，其邏輯符號如圖所示，其功能如表6.9所示。

圖6.4374LS161邏輯符號

2)模M（<16）二進制加法計數(shù)器

對于M<16的加法計數(shù)器，可以采用異步清零和同步置數(shù)兩種方式進行計數(shù)。

（1）異步清零法

當狀態(tài)值為M時產(chǎn)生清零信號，使狀態(tài)值變?yōu)?。例如，模12的二進制加法計數(shù)器的狀態(tài)轉移和電路如圖6.44所示。

圖6.44異步清零式模12二進制加法計數(shù)器

（2）同步置數(shù)法

同步置數(shù)法可以采用進位置數(shù)和比較置數(shù)兩種方式。例如模12同步二進制加法計數(shù)器，可以采用以下幾種方法：

①比較置零法

有效狀態(tài)為0~11，狀態(tài)為11時產(chǎn)生置數(shù)信號，狀態(tài)轉移和電路如圖6.43所示。

圖6.45比較置零式模12二進制加法計數(shù)器

②進位置數(shù)法

有效狀態(tài)為4~15，Oc取非產(chǎn)生置數(shù)信號，狀態(tài)轉移和電路如圖6.46所示。

圖6.46進位置數(shù)式模12二進制加法計數(shù)器

③比較置數(shù)法

有效狀態(tài)為9~15、0~4，狀態(tài)為4時產(chǎn)生置數(shù)信號，狀態(tài)轉移和電路如圖6.47所示。

圖6.47比較置數(shù)式模12二進制加法計數(shù)器

3)計數(shù)器的級聯(lián)

采用74LS161不僅可以實現(xiàn)模值不大于16的加法計數(shù)器，而且可以通過級聯(lián)方式實現(xiàn)更多位的二進制加法計數(shù)器。

例如，采用3片74LS161實現(xiàn)的模212的加法計數(shù)器，有兩種方法：

（1）T逐級傳遞Oc的級聯(lián)

由T來逐級傳遞Oc的變化，導致第三片的Oc變化必須等第二片完成后才有效，電路如圖6.48所示。

圖6.48T逐級傳遞OC的級聯(lián)方式

（2）P和T雙重控制的級聯(lián)

級聯(lián)電路如圖6.49所示。

圖6.49P和T雙重控制的級聯(lián)方式

6.4.2同步十進制計數(shù)器

十進制計數(shù)器的狀態(tài)Q值為0~9，計數(shù)進位為Z。加法計數(shù)時狀態(tài)從0到9，在狀態(tài)為9時Z變?yōu)?；減法計數(shù)時狀態(tài)從9到0，在狀態(tài)為0時Z變?yōu)?。

由于Z與輸入X有直接關系，故電路為米里型，其狀態(tài)圖如圖6.50所示。

圖6.50同步十進制可逆計數(shù)器的狀態(tài)圖

采用2片74LS160實現(xiàn)模24的十進制加法計數(shù)器，采用比較置0法，狀態(tài)為0~23。計數(shù)器電路采用兩片74LS160分別來進行個位和十位計數(shù)，當個位值為3、十位值為2時產(chǎn)生置零信號，如圖6.51所示。

圖6.51模32十進制加法計數(shù)器

采用2片74LS160實現(xiàn)模60的十進制加法計數(shù)器，采用比較置0法，狀態(tài)為0~59。計數(shù)器電路采用兩片74LS160分別來進行個位和十位計數(shù)，當個位值為9、十位值為5時產(chǎn)生置零信號，如圖6.52所示。

圖6.52模60十進制加法計數(shù)器

6.5狀態(tài)設計

時序電路的設計就是根據(jù)邏輯設計命題的要求，選擇適當?shù)钠骷O計出合理的邏輯電路。同步時序電路的一般設計過程可以按圖6.53所示的步驟進行。圖6.53同步時序邏輯電路的一般設計過程

6.5.1建立原始狀態(tài)圖和狀態(tài)表

根據(jù)設計命題要求初步畫出狀態(tài)圖和狀態(tài)表，它們可能包含多余狀態(tài)，所以被稱為原始狀態(tài)圖和原始狀態(tài)表。

其步驟如下：

（1）分析題意，確定輸入和輸出變量。

（2）設置狀態(tài)。首先確定有多少種信息需要記憶，然后對每一種需要記憶的信息設置一個狀態(tài)并用字母表示。

（3）確定狀態(tài)之間的轉換關系，畫出原始狀態(tài)圖，列出原始狀態(tài)表。

【例6.5.1】建立“111”序列檢測器的原始狀態(tài)圖和原始狀態(tài)表。

該電路的功能是當連續(xù)輸入三個或三個以上“1”時，電路輸出為1，否則輸出為0。

解：（1）確定輸入變量和輸出變量

該電路的輸入變量為X，代表輸入串行序列，輸出變量為Z，表示檢測結果。根據(jù)設計命題的要求，可列出輸入變量X和輸出變量Z之間的關系：

（2）設置狀態(tài)

狀態(tài)是指需要記憶的信息或事件。由于狀態(tài)未編碼，所以它用字母或符號來表示。

由題意可知，該電路必須記住以下幾件事：收到了一個1；連續(xù)收到了兩個1；連續(xù)收到了三個1。

因此，按照需要記憶的事件和初始狀態(tài)，總共設置4個狀態(tài)，并規(guī)定如下：

S0：初始狀態(tài)，表示電路還沒有收到一個有效的1。

S1：表示電路收到了一個1的狀態(tài)。

S2：表示電路收到了連續(xù)兩個1的狀態(tài)。

S3：表示電路收到了連續(xù)三個1的狀態(tài)。

（3）畫狀態(tài)圖，列狀態(tài)表

以每一個狀態(tài)作為現(xiàn)態(tài)，分析在各種輸入條件下電路應轉向的新狀態(tài)和輸出。

以此類推，可以畫出完整的狀態(tài)圖，如圖6.54所示。

圖6.54例6.5.1的原始狀態(tài)圖

根據(jù)原始狀態(tài)圖可得如表6.10所示的原始狀態(tài)表。

由圖6.53和表6.10可以看出，該電路為米里型時序電路。若在建立原始狀態(tài)圖和原始狀態(tài)表的過程中采用另一種處理方式，則可獲得一個摩爾型時序電路的狀態(tài)圖和狀態(tài)表。

這樣就可以得到摩爾型結構的原始狀態(tài)圖，如圖6.55所示，并可作狀態(tài)表，如表6.11所示。

圖6.55例6.5.1的摩爾型結構原始狀態(tài)圖

比較米里型和摩爾型原始狀態(tài)圖、原始狀態(tài)表的建立過程可以看出，它們具有相同的邏輯功能，但摩爾型電路的輸出比米里型電路晚一些（圖6.54中，當處于S2狀態(tài)時，如果X=1，則輸出Z就為1；在圖6.55中，只有當進入S3時，Z才為1）。在實際應用中究竟采用哪種結構，應視命題（或命題所屬系統(tǒng)）要求而定。

6.5.2狀態(tài)化簡

對于具有M個狀態(tài)的時序電路來說，所需觸發(fā)器的個數(shù)n由下式?jīng)Q定：2n-1<M≤2n。

時序電路的狀態(tài)表也有完全描述和非完全描述兩種。

1.狀態(tài)的等價

設Si和Sj是原始狀態(tài)表中的兩個狀態(tài)，若分別以Si和Sj為初始狀態(tài)，加入任意的輸入序列，電路均產(chǎn)生相同的輸出序列，即兩個狀態(tài)的轉移效果相同，則稱Si和Sj是等價狀態(tài)或等價狀態(tài)對，記作[SiSj]。

在狀態(tài)表中判斷兩個狀態(tài)是否等價的具體條件如下：

第一，在相同的輸入條件下都有相同的輸出。

第二，相同的輸入條件下次態(tài)也等價。這可能有三種情況：

（1）次態(tài)相同；

（2）次態(tài)交錯；

（3）次態(tài)互為隱含條件。

例如，在表6.12所示的原始狀態(tài)表中，對于狀態(tài)S2和S5，當輸入X=0時，輸出相同（輸出都為1），次態(tài)也相同（次態(tài)都為S5）；當輸入X=1時，輸出相同（輸出都為0），次態(tài)也相同（次態(tài)都為S3）。

若分別以S2和S5為初始狀態(tài)，則加入任意的輸入序列，電路均產(chǎn)生相同的輸出序列。因此，狀態(tài)S2和S5為等價狀態(tài)，記作[S2S5]。

另外，在狀態(tài)表中，若某一狀態(tài)和其他狀態(tài)都不等價，則其本身就是一個最大等價類。狀態(tài)表的化簡實際就是尋找所有最大等價類，并將最大等價類合并，最后得到最簡狀態(tài)表。

所以，表6.12中所有最大等價類為[S1S3][S2S4S5][S6S7]，化簡后狀態(tài)表如表6.13所示。

2.隱含表化簡

對于簡單的狀態(tài)表，可以采用上述觀測法化簡，但對較復雜的狀態(tài)表則必須采用隱含表進行化簡。

下面以表6.14所示的原始狀態(tài)表為例說明其化簡步驟。

1）作隱含表

隱含表是一種兩項比較的直角三角形表格。表6.14所示的原始狀態(tài)表的隱含表如圖6.56(a)所示。

2）順序比較

順序比較是指對原始狀態(tài)表中的每一對狀態(tài)進行比較，結果有以下三種情況：

①狀態(tài)對肯定不等價，在小格內打×；

②狀態(tài)對肯定等價，在小格內打√；

③狀態(tài)是否等價取決于隱含條件是否滿足，把隱含狀態(tài)對填入，需進一步比較。

按上述規(guī)則將表6.14順序比較后，所得的隱含表如圖6.56(b)所示。

3）關連比較

關連比較是指對順序比較中需要進一步比較的狀態(tài)對進行比較。由圖6.56（b）可見

圖6.56隱含表的簡化狀態(tài)

4）找出最大等價類

根據(jù)以上求得的全部等價狀態(tài)對，可得最大等價類為：[ABE]、[CF]、[D]、[G]。

5）列出最簡狀態(tài)表

從每一個最大等價類中選出一個為代表，現(xiàn)分別從最大等價類[ABE]、[CF]、[D]和[G]中選出A、C、D和G，作為簡化后的四個狀態(tài)，最后得到如表6.15所示的最簡狀態(tài)表。

6.5.3狀態(tài)分配

狀態(tài)分配是指將狀態(tài)中每一個字符表示的狀態(tài)賦以適當?shù)亩M制代碼，得到代碼形式的狀態(tài)表（二進制狀態(tài)表）。

相鄰法比較直觀、簡單，便于采用。它有三種原則，即符合下列條件的狀態(tài)應盡可能分配相鄰的二進制代碼：

①具有相同次態(tài)的現(xiàn)態(tài)；

②同一現(xiàn)態(tài)下的次態(tài)；

③具有相同輸出的現(xiàn)態(tài)。

【例6.5.2】試對表6.16所示的狀態(tài)表進行狀態(tài)分配。

解：由表6.16所示的狀態(tài)表可見，四個狀態(tài)需要兩個狀態(tài)量Q1、Q0進行編碼。

按原則1時S1S2、S2S3應分配相鄰代碼；

按原則2時S1S3、S1S4、S2S3應分配相鄰代碼；

按原則3時S2S3應分配相鄰代碼。

分配結果為：S1=00，S2=01，S3=11，S4=10。

最后可得到二進制狀態(tài)表如表6.17所示。

6.6常用時序電路設計

6.6.1分頻器

1.不同占空比的分頻器分頻電路輸入頻率為FHz的時鐘脈沖，M分頻后輸出頻率為F/MHz的時鐘脈沖。

每M個輸入時鐘內，輸出波形只能由一段高電平和一段低電平構成。高低電平長度之比稱為占空比，占空比最大M-1:1，最小1:M-1。假定占空比為k:m，在M個輸入時鐘內要求連續(xù)輸出K=kM/(k+m)個高電平，其它時鐘輸出低電平，如圖6.57所示。

圖6.57分頻器的工作波形

每M個時鐘為一個周期，需采用模M加法計數(shù)器來構建分頻器，有效狀態(tài)值取0~M-1。狀態(tài)轉移如圖6.58(a)所示，其電路結構如圖6.58(b)所示。

圖6.58M分頻器

將M=6、k=2、m=1、n=3代入并通過仿真得到如圖6.59所示波形。

圖6.59占空比2:1的六分頻器工作波形

將M=6、k=1、m=2、n=3代入并通過仿真得到如圖6.60所示波形。

圖6.60占空比1:2的六分頻器工作波形

將M=10、k=3、m=2、n=4代入并通過仿真得到如圖6.61所示波形。

圖6.61占空比3:2的十分頻器工作波形

該電路的輸出Z是由組合邏輯產(chǎn)生，容易出現(xiàn)競爭與冒險現(xiàn)象，產(chǎn)生的不期望的毛刺。為了避免競爭與冒險，采用觸發(fā)器來鎖存輸出。具有輸出鎖存的M分頻器狀態(tài)轉移如圖6.62(a)所示，計數(shù)狀態(tài)處于M-1時LE置1；計數(shù)狀態(tài)處于M-1，0~K-2時，Z的次態(tài)為1；狀態(tài)處于K-1~M-2時Z的次態(tài)為0。其電路結構如圖6.62(b)所示。

2.可編程分頻

可編程分頻是指分頻器的分頻值M輸入可變，每輪分頻結束時重新加載M值。

3.多級分頻器

多級分頻器是指以多個分頻器通過輸入輸出級聯(lián)構成同時產(chǎn)生多個時鐘輸出的電路。

圖6.62輸出鎖存的M分頻器

【例6.6.1】某數(shù)字鐘表采用的基準時鐘頻率為32.768KHz，試設計一分頻電路產(chǎn)生秒、分、時、日這四種時鐘信號，要求秒時鐘占空比為1:1，上升沿為有效觸發(fā)條件。

解：每個基準時鐘為32768Hz。每32768個基準時鐘可以產(chǎn)生一個秒時鐘脈沖。215=32768，最高位作為輸出時，時鐘輸出的占空比恰為1:1。

每60個秒時鐘可以產(chǎn)生一個分時鐘脈沖，每60個分時鐘可以產(chǎn)生一個時時鐘脈沖，每24個時時鐘可以產(chǎn)生一個日時鐘脈沖。根據(jù)功能列出如圖6.63所示的工作示意波形，每個時鐘計數(shù)周期重新開始時才觸發(fā)下一級計數(shù)。

圖6.63例6.6.1的工作波形

由此可以看出，電路需要四個分頻器級聯(lián)，秒分頻器的模為32768，其輸入為基準時鐘，輸出為秒時鐘脈沖；分分頻器的模為60，其輸入為秒時鐘，輸出為分時鐘脈沖。時分頻器的模為60，其輸入為分時鐘，輸出為時時鐘脈沖；日分頻器的模為24，其輸入為時時鐘，輸出為日時鐘脈沖。其電路結構如圖6.64所示。

圖6.64電路結構

6.6.2序列發(fā)生器

序列信號發(fā)生器通常由移位寄存器或計數(shù)器構成，其種類按照序列循環(huán)長度M和觸發(fā)器數(shù)目n的關系一般可分為以下三種：（1）最大循環(huán)長度序列碼，M=2n；（2）最長線性序列碼（m序列碼），M=2n-1；（3）任意循環(huán)長度序列碼，M<2n。

1.反饋移位型序列信號發(fā)生器

反饋移位型序列信號發(fā)生器的結構框圖如圖6.65所示，它由移位寄存器和組合反饋網(wǎng)絡組成，從移存器的某一個輸出端可以得到周期性的序列碼。

圖6.65反饋移位型序列信號發(fā)生器的結構框圖

設計按以下步驟進行：

（1）確定移位寄存器位數(shù)n，并確定移位寄存器的M個獨立狀態(tài)。將給定的序列碼按照移位規(guī)律每n位一組，劃分為M個狀態(tài)。若M個狀態(tài)中出現(xiàn)重復現(xiàn)象，則應增加移位寄存器的位數(shù)。用n+1位再重復上述過程，直到劃分為M個獨立狀態(tài)為止。

（2）根據(jù)M個不同狀態(tài)列出移位寄存器的態(tài)序表和反饋函數(shù)表，求出反饋函數(shù)F的表達式。

（3）檢查自啟動性能。

（4）給出邏輯電路的描述。

【例6.6.2】設計一個產(chǎn)生100111序列的反饋移位型序列信號發(fā)生器。

解：（1）確定移位寄存器位數(shù)