數(shù)字電子技術(shù) 第六版 課件 4ch6 數(shù)據(jù)選擇器

第4章組合邏輯電路4.6

數(shù)據(jù)選擇器4.6.1數(shù)據(jù)選擇器4.6.2數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器組合邏輯路功能分

數(shù)據(jù)選擇器的輸入信號個數(shù)N與地址碼個數(shù)n的關(guān)系N=2n

。常用的有2選1、4選1、8選1和16選1等數(shù)據(jù)選擇器。D0YD1D2D34

選

1

數(shù)據(jù)選擇器工作示意圖A1A0數(shù)據(jù)選擇器—又稱多路開關(guān)，它的功能和數(shù)據(jù)分配器正好相反，它是從輸入的多路數(shù)據(jù)中選擇其中一路輸出的邏輯電路。多路輸入一路輸出地址碼輸入10Y=D1D1一、4選1數(shù)據(jù)選擇器D1D2YD3STA1A04選1數(shù)據(jù)選擇器D0二進(jìn)制碼使能端輸入數(shù)據(jù)根據(jù)圖寫出邏輯表達(dá)式，并列出功能表。4.6.1數(shù)據(jù)選擇器××11011×1×1001××××××10××YD3D2D1D0A0A1ST輸出輸入×10001××××01011×Y=(A1A0D0+A1A0D1+A1A0D2+A1A0D3)STST=1時，Y=0，數(shù)據(jù)選擇器不工作ST=0時，數(shù)據(jù)選擇器工作，其輸出為Y=A1A0D0+A1A0D1+A1A0D2+A1A0D3

一、4選1數(shù)據(jù)選擇器74HC1531STA1A01D01D31D21D11ST1Y2Y雙4選1數(shù)據(jù)選擇器74HC153邏輯功能示意圖2D02D32D22D12ST2ST16543151011121321479雙4選1數(shù)據(jù)選擇器兩個數(shù)據(jù)選擇器的公共地址輸入端。數(shù)據(jù)選擇器1的輸出數(shù)據(jù)選擇器1的數(shù)據(jù)輸入端和使能輸入端。數(shù)據(jù)選擇器2的數(shù)據(jù)輸入端和使能輸入端。數(shù)據(jù)選擇器2的輸出內(nèi)含兩個功能相同的4選1數(shù)據(jù)選擇器。11×××11000×××1101×1××0100×0××0101××1×1000××0×1001×××10000

×××00000××××××11Y1D31D21D11D0A0A11ST輸出輸入74HC153數(shù)據(jù)選擇器功能表1D01D11D21D3使能端低電平有效11×××11000×××1101×1××0100×0××0101××1×1000××0×1001×××10000

×××00001D01D11D21D30××××××1數(shù)據(jù)選擇器2的功能表和上表相同。

1ST=1

時，禁止數(shù)據(jù)選擇器工作，輸出1Y=0。

1ST=0

時，數(shù)據(jù)選擇器工作。輸出哪一路數(shù)據(jù)由地址碼A1A0決定。74HC153數(shù)據(jù)選擇器輸出函數(shù)式1Y=A1A01D0+A1A01D1+A1A01D2+A1A01D3

=m01D0+m11D1+m21D2+m31D32Y=A1A02D0+A1A02D1+A1A02D2+A1A02D3

=m02D0+m12D1+m22D2+m32D3

在數(shù)據(jù)D0~D3

都為1

時,數(shù)據(jù)選擇器輸出邏輯函數(shù)為輸入地址變量的全部最小項的和。因此，數(shù)據(jù)選擇器又稱為最小項輸出器。74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的邏輯功能示意圖791011432151413121568路數(shù)據(jù)輸入端地址信號輸入端

互補(bǔ)輸出端使能端，低電平有效二、8選1數(shù)據(jù)選擇器

74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的邏輯功能示意圖79101143215141312156

ST

=

0

時，數(shù)據(jù)選擇器工作。選擇哪一路信號輸出由地址碼決定。ST

=

1

時，數(shù)據(jù)選擇器不工作8選1數(shù)據(jù)選擇器74LS151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入74LS151輸出函數(shù)表達(dá)式Y(jié)=(A2A1A0D0+A2A1A0D1+A2A1A0D2+

A2A1A0D3+A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7)

ST

當(dāng)ST=1

時，輸出Y=0，數(shù)據(jù)選擇器不工作，輸入的數(shù)據(jù)和地址信號均不起作用。Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+

A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7

當(dāng)ST=0

時，數(shù)據(jù)選擇器工作，輸出邏輯函數(shù)式為D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入

由數(shù)據(jù)選擇器的輸出邏輯表達(dá)式可看出：在輸入數(shù)據(jù)全部為1時，輸出Y為輸入地址變量全體最小項的和；在輸入數(shù)據(jù)全部為0時，輸出Y為0。因此，當(dāng)要求保留某個最小項時，相應(yīng)數(shù)據(jù)取1；當(dāng)要求去掉某個最小項時，相應(yīng)數(shù)據(jù)取0。

在用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)時，需將邏輯函數(shù)變換為標(biāo)準(zhǔn)與-或表達(dá)式，再和數(shù)據(jù)選擇器的輸出邏輯表達(dá)式進(jìn)行比較，而后確定哪個最小項保留，哪個最小項去掉。74LS151輸出函數(shù)表達(dá)式Y(jié)=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D71Y=A1A01D0+A1A01D1+A1A01D2+A1A01D374HC153輸出函數(shù)表達(dá)式2Y=A1A02D0+A1A02D1+A1A02D2+A1A02D3電路應(yīng)用提示例如4選1數(shù)據(jù)選擇器的輸出Y=m0D0+m1D1+m2D2+m3D3。當(dāng)D0=D1=D2=D3=1

時，Y=m0+m1+m2+m3。當(dāng)D0=D1=D2=D3=0時，Y=0。

因此，當(dāng)D0~D3為0、1

的不同組合時，Y可輸出不同的最小項表達(dá)式。4.6.2數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)

由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為1

時，輸出為地址輸入變量全體最小項的和。而任何一個邏輯函數(shù)都可表示成最小項表達(dá)式，因此用數(shù)據(jù)選擇器可實現(xiàn)任何單輸出組合邏輯函數(shù)。

當(dāng)邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址變量個數(shù)相同時，可直接將邏輯函數(shù)輸入變量有序接數(shù)據(jù)選擇器的地址輸入端。在數(shù)據(jù)選擇器中，當(dāng)要求去掉某個最小項時，相應(yīng)數(shù)據(jù)取0；當(dāng)要求保留某個最小項時，相應(yīng)數(shù)據(jù)取1.

(1)選擇數(shù)據(jù)選擇器。由于邏輯函數(shù)Y中有A、B、C三個變量，所以，可選用8選1數(shù)據(jù)選擇器74LS151。代數(shù)法求解解：

寫出8選1數(shù)據(jù)選擇器74HCT151的輸出邏輯函數(shù)表達(dá)式Y(jié)′Y′=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(3)比較

Y和

Y′兩式中最小項的對應(yīng)關(guān)系設(shè)A=A2，B=A1，C=A0則Y′=ABCD0+ABCD1+ABCD2+ABCD3+

ABCD4+ABCD5+ABCD6+ABCD7[例]

試用數(shù)據(jù)選擇器實現(xiàn)函數(shù)Y=AB+AC+BC

一、邏輯函數(shù)變量數(shù)和地址碼變量數(shù)相同(2)

寫出邏輯函數(shù)的標(biāo)準(zhǔn)與-或表達(dá)式。Y=AB+AC+BC=AB(C+C)+AC(B+B)+BC(A+A)

=ABC+ABC+ABC+ABC

為使Y=Y′，則D0=

D1=D2=D4=0D3=

D5

=D6

=D7=1ABCABCABCABC

74LS151A2A1A0D0D7D6D5D4D3D2D1STYYY′ABC1(4)畫邏輯圖D3D5D6D71即可得輸出函數(shù)D2D0D1D4(2)列出邏輯函數(shù)

Y的真值表真值表法求解解：(1)寫出邏輯函數(shù)的標(biāo)準(zhǔn)與-或邏輯表達(dá)式11111011110100011110001001000000YCBAY=ABC+ABC+ABC+ABC

=ABC·1

+ABC·1

+ABC

·1

+ABC

·1

(3)設(shè)邏輯函數(shù)

Y的真值表和數(shù)據(jù)選擇器74LS151的功能表相等，且A=A2、B=A1、C=A0，則得D3=

D5=D6=D7

=1D0=

D1=D2=D4=0(4)畫邏輯圖真值表法求解與代數(shù)法所得圖相同解：[例]試用雙4選1數(shù)據(jù)選擇器74HC153和非門構(gòu)成一位全加器。設(shè)第i位的二進(jìn)制數(shù)相加，則輸入的被加數(shù)、加數(shù)和來自低位的進(jìn)位數(shù)分別為Ai、Bi和Ci-1

，輸出的本位和及向相鄰高位的進(jìn)位數(shù)為

Si和Ci，由此可列出全加器的真值表

。解：(1)分析設(shè)計要求，列出真值表1111110011101010100110110010100110000000CiSiCi-1BiAi輸出輸入二、邏輯函數(shù)變量數(shù)多于地址碼變量數(shù)邏輯函數(shù)變量數(shù)多于數(shù)據(jù)選擇器的地址變量時，應(yīng)分離出多余的變量用數(shù)據(jù)替代(2)根據(jù)真值表寫輸出邏輯函數(shù)表達(dá)式(3)

寫出數(shù)據(jù)選擇器14539的輸出表達(dá)式(4)將全加器的輸出邏輯函數(shù)式和14539的輸出邏輯函數(shù)式進(jìn)行比較。設(shè)Ai

=A1，Bi

=A0﹐

且Si

=1Y，Ci

=2Y時，

1D0=1D3=

Ci-1

，

1D1=1D2=Ci-1

Ci

=AiBiCi-1

+AiBiCi-1+AiBiCi-1

+AiBiCi-1=AiBiCi-1

+AiBiCi-1

+AiBiSi

=AiBiCi-1+AiBiCi-1

+AiBiCi-1+AiBiCi-11Y=A1A01D0+A1A01D1+A1A01D2+A1A01D32Y=A1A02D0+A1A02D1+A1A02D2+A1A02D32D1=2D2=Ci-1

，

2D0=0，2D3=1則(5)畫邏輯圖Ci-1SiCi原碼輸出：74LS153、74ALS153、74F153、74HC(T)153、74AHC153；反碼輸出：74LS352、74ALS352、74F352、