EDA技術(shù)智慧樹知到期末考試答案章節(jié)答案2024年湖南工業(yè)大學(xué)

EDA技術(shù)智慧樹知到期末考試答案+章節(jié)答案2024年湖南工業(yè)大學(xué)語句“AA<='0'&AIN;”的含義和作用是（

）

答案:語句“AA<='0'&AIN;”的作用是：將8位的AIN與0進行并置運算后擴展為9位，為9位的加法運算可能產(chǎn)生進位做準(zhǔn)備標(biāo)號為U3的ADDER8B的元件例化端口映射方式是（

）

答案:位置關(guān)聯(lián)方式標(biāo)號為U1的ADDER8B的元件例化端口映射方式是（

）

答案:名字關(guān)聯(lián)方式語句組“

COMPONENTADDER8BIS...ENDCOMPONENTADDER8B；”的含義是（

）

答案:元件例化語句的調(diào)用聲明語句“SIGNALSC0,SC1,SC2:STD_LOGIC”的含義是（

）

答案:定義信號SC0,SC1,SC2，此處各信號的物理意義相當(dāng)于系統(tǒng)內(nèi)部模塊之間的連線語句組“RP:PROCESS(CLOCK)IS...ENDPROCESSRP”的作用是（

）

答案:當(dāng)CLOCK上升沿到來并且控制信號RE=‘1’時，將由RADD指定的存儲單元的數(shù)據(jù)讀到外部端口由GENERIC類屬說明可知，本設(shè)計描述的是一個存儲器的設(shè)計，下面說法正確有（

）

答案:本存儲器的容量為4096個字節(jié);本存儲器的存儲單元為8位;本存儲器共有4096*8位;本存儲器的地址線有12根本程序用到的程序包有（

）

答案:STD_LOGIC_UNSIGNED;STD_LOGIC_1164;STD_LOGIC_ARITH本程序可用于（

）

答案:控制譯碼“從PROCESS(SR)IS開始到ENDPROCESS結(jié)束”的語句組的作用是（

）

答案:這是一個3-8控制譯碼的進程，其中用于特定控制的位為高電平有效。程序中語句“SR<=C&B&A”的作用是（

）

答案:將A、B、C三個輸入信號并置后賦值給SRGW48系統(tǒng)，其主系統(tǒng)板與目標(biāo)芯片板采用接插式結(jié)構(gòu)，可實現(xiàn)動態(tài)電路結(jié)構(gòu)自動切換工作方式，含可自動切換的12種實驗電路結(jié)構(gòu)模式。

答案:對國際上生產(chǎn)FPGA/CPLD的主流公司，并且在國內(nèi)占有市場份額較大的主要是Xilinx，Altera，Lattice三家公司。

答案:對互連結(jié)構(gòu)為FPGA中邏輯模塊之間、邏輯模塊與I/O模塊之間提供可編程的信號通路。

答案:對對于QuartusⅡ10.0及其以上的高版本，除非安裝了特定的Modsim-ALTERA仿真工具，可直接使用設(shè)置波形的形式進行仿真外，否則只能通過調(diào)用第三方仿真軟件Modsim、使用仿真測試程序的方式進行仿真。

答案:對在實體描述的語句中“GENERIC(類屬表)；”語句是必須的。

答案:錯兩種典型的狀態(tài)機是（

）

答案:摩爾狀態(tài)機;米立狀態(tài)機EDA仿真測試程序就是通過以文本編程的方式給被測試的設(shè)計實體提供輸入信號，將輸出信息顯示出來。

答案:對CPLD在結(jié)構(gòu)上主要分為（

）組成部分。

答案:可編程邏輯宏單元;可編程輸入/輸出單元;可編程內(nèi)部連線我們再使用EDA軟件進行FPGA/CPLD的開發(fā)時，選擇芯片的具體步驟是：先選系列（family)，再選具體的型號規(guī)格。

答案:對廣義的EDA技術(shù)，除了狹義的EDA技術(shù)外，還包括計算機輔助分析CAA技術(shù)和印刷電路板計算機輔助設(shè)計PCB-CAD技術(shù)。

答案:對經(jīng)過對邏輯綜合結(jié)果RTL的分析，我們可以發(fā)現(xiàn)一個復(fù)雜系統(tǒng)內(nèi)部各個模塊之間的關(guān)系，同時也可以發(fā)現(xiàn)復(fù)雜系統(tǒng)各模塊端口映射的錯誤。

答案:對CASE?選擇語句中選擇值表達方式有（

）

答案:數(shù)值選擇范圍;并列數(shù)值;混合方式;單個普通數(shù)值FPGA和CPLD在保存邏輯信息方面的區(qū)別是（

）

答案:FPGA掉電后將丟失原有的邏輯信息而CPLD卻能保持原有的邏輯信息下列語句中表示函數(shù)首的是（

）

答案:FUNCTION

函數(shù)名(參數(shù)表)

RETURN數(shù)據(jù)類型一個相對完整的VHDL程序的三個基本組成部分是（

）

答案:實體對應(yīng)的結(jié)構(gòu)體說明;庫、程序包使用;實體說明數(shù)字時鐘管理器DCM主要包括的功能部分有（

）

答案:數(shù)字頻率同步器(DFS);延遲鎖相環(huán)（DLL）;狀態(tài)邏輯;相位移位電路假設(shè)分頻器輸入的時鐘頻率為3MHZ，那么要想得到500HZ的輸出信號，分頻器設(shè)計中需要用到的分頻常數(shù)為（

）

答案:6000CPLD的中文含義是（

）

答案:復(fù)雜可編程邏輯器件在廣義的EDA技術(shù)中，CAA技術(shù)和PCB-CAD技術(shù)不具備（

）的功能，因此它并不能稱為真正意義上的EDA技術(shù)。

答案:邏輯綜合和邏輯適配VHDL元件例化端口映射語句“U1:ND2PORTMAP(A1,B1,S1);”的端口映射關(guān)聯(lián)方式為（

）

答案:位置關(guān)聯(lián)CAD的中文含義是（

）

答案:計算機輔助設(shè)計假如A4是一個4位的標(biāo)準(zhǔn)邏輯位矢量，現(xiàn)有語句“A5<='0'&A4;”，則A5是（

）位的標(biāo)準(zhǔn)邏輯位矢量

答案:5多位加法器的構(gòu)成有兩種方式：并行進位和串行進位。其中并行進位方式設(shè)有進位產(chǎn)生邏輯，運算速度較快；并行進位方式是將全加器級聯(lián)構(gòu)成多位加法器，運行速度較慢。

答案:對從硬件電路系統(tǒng)來看，（

）相當(dāng)于當(dāng)前層次中個模塊之間的連線以及上面的值。

答案:信號語句“VARIABLECNT:INTEGERRANGE0TO499”的作用是（

）

答案:定義一個初始值為500的整型變量CNT假定上述VHDL中的CLK_IN為8MHZ的方波信號，則輸出CLK_OUT的頻率是（

）

答案:100KHZ語句組“PROCESS(CLK_IN,RESET)IS...ENDPROCESS”的作用是（

）

答案:這是一個分頻計數(shù)并控制分頻輸出的進程，前250個周期輸出為高電平，后250個周期輸出為低電平語句“CONSTANTDIVIDE_PERIOD:INTEGER:=500”的作用是（

）

答案:定義一個初始值為500的整型分頻常量DIVIDE_PERIOD假定上述VHDL中的CLK_IN為10MHZ的方波信號，則輸出CLK_OUT的頻率是（

）

答案:20KHZ語句組“PROCESS(CQI)IS...ENDPROCESS”的作用（

）

答案:這是一個控制12進制計數(shù)器的進位輸出進程語句組“PROCESS(CLK，CLR，ENA)IS...ENDPROCESS”的作用（

）

答案:這是一個描述12進制計數(shù)器的計數(shù)進程語句“SIGNALCQI：STD_LOGIC_VECTOR(3

DOWNTO0)；”的作用是（

）

答案:定義一個含4個元素的標(biāo)準(zhǔn)邏輯位矢量信號CQI,用于保存計數(shù)的中間結(jié)果對于返回語句，當(dāng)表達式缺省時，只能用于過程，并不返回任何值；當(dāng)有表達式時，只能用于函數(shù)，并且可以返回多個值。

答案:錯語句“U0:CNT10PORTMAP(CLK,CLR,ENA,DOUT(3DOWNTO0),S0);”的端口映射方式是名字關(guān)聯(lián)方式。

答案:錯標(biāo)準(zhǔn)單元法，是目前ASIC設(shè)計中應(yīng)用最廣泛的設(shè)計方法之一。

答案:對并行簡單信號賦值語句是VHDL并行語句結(jié)構(gòu)的最基本的單元，它的語句格式如下：信號賦值目標(biāo)<=表達式；

答案:對CORDIC算法的實現(xiàn)有兩種結(jié)構(gòu)方案：迭代結(jié)構(gòu)和流水線結(jié)構(gòu)。其中在流水線電路結(jié)構(gòu)中，具有多個相同的單元電路，其中外部輸入XI、YI、ZI作為第一級流水線單元的輸入X(0)、Y(0)、Z(0)，中間各個單元首尾相接，也就是第N個單元的輸入與N-1個單元的輸出X(N-1),Y(N-1),Z(N-1)相連，第N個單元的輸出X(N),Y(N),Z(N)又與N+1個單元的輸入相連，而最后一級處理單元的輸出X(N)、Y(N)、Z(N)就是整個系統(tǒng)的輸出XO、YO、ZO。

答案:對對于一個多層次的設(shè)計，要根據(jù)自底向上的設(shè)計與調(diào)試原則，先將底層的模塊設(shè)計分別建立各自的工程并將其調(diào)試好，再進行向上層次的設(shè)計，最后才進行頂層的電路系統(tǒng)的設(shè)計。

答案:對目前可用的下載接口有專用接口和通用接口，串行接口和并行接口之分

答案:對在廣義的EDA技術(shù)中，CAA技術(shù)和PCB-CAD技術(shù)不具備邏輯綜合和邏輯適配的功能，因此它并不能稱為真正意義上的EDA技術(shù)。

答案:對從應(yīng)用和使用的角度講，EDA技術(shù)的基本內(nèi)容主要包括（

）

答案:實驗開發(fā)系統(tǒng);硬件描述語言;大規(guī)模可編程邏輯器件;軟件開發(fā)工具在執(zhí)行中，并行語句之間可以有信息往來，也可以是互為獨立、互不相關(guān)、異步運行的。

答案:對在FPGA/CPLD產(chǎn)品型號標(biāo)識中，一般在型號最后以字母描述適用的環(huán)境等級，下述描述屬于正確的是（

）

答案:C(Commercial)表示商用級(0℃～85℃);M(Material)表示軍工級(-55℃～125℃);I(Industrial)表示工業(yè)級(-40℃～100℃)邏輯宏單元(Macrocell)結(jié)構(gòu)中的基本電路單元種類包括（

）

答案:寄存器;門電路;選擇器下列基數(shù)符中表示八進制基數(shù)符號的是（

）

答案:O一個具有K根輸入線的LUT對應(yīng)(

)bit的存儲器。

答案:2k基于FPGA的可編程片上系統(tǒng)，有時又被稱為基于FPGA的嵌入式系統(tǒng)的是（

）

答案:SOPC將VHDL設(shè)計源程序直接送到VHDL仿真器中所進行的仿真，稱為（

）

答案:行為仿真SOPC(SystemOnaProgrammableChip)的中文含義是（

）

答案:可編程片上系統(tǒng)XC9500系列器件在結(jié)構(gòu)上基本相同，每個XC9500器件是由一個多功能塊FB(FunctionBlock)和輸入/輸出塊IOB組成，并有一個開關(guān)矩陣FastCONNECT完全互連的子系統(tǒng)。

答案:對本程序?qū)崿F(xiàn)的功能是（

）

答案:描述了四選一的數(shù)據(jù)通道選擇器，其中每個數(shù)據(jù)通道均為8位的標(biāo)準(zhǔn)邏輯位矢量語句“SEL<=B&A”的作用是（

）

答案:將A、B兩個輸入信號并置后賦值給SEL語句組“PROCESS(CLK，COUNT)IS...ENDPROCESS”的“IFCLK'EVENTANDCLK='1'THEN......ENDIF”語句的作用是（

）

答案:去毛刺語句組“PROCESS(CLK，COUNT)IS...ENDPROCESS”的含義是（

）

答案:這是一個根據(jù)控制信號COUNT控制進位輸出的進程，如果COUNT=255,則輸出CAO<='1'，否則CAO<='0'語句組“PROCESS(CLK，LD)IS...ENDPROCESS”的含義是（

）

答案:描述了一個具有預(yù)置功能的計數(shù)器，該計數(shù)器的初始值為D，終止值為255語句“SIGNALCOUNT:INTEGERRANGE0TO255”的含義（

）

答案:定義一個數(shù)據(jù)類型為0-255的整數(shù)信號，并且其物理含義相當(dāng)于一個保存計數(shù)中間結(jié)果的寄存器利用結(jié)構(gòu)描述方式，可采用結(jié)構(gòu)化、模塊化設(shè)計思想，將一個大的設(shè)計劃分為許多小模塊，逐一設(shè)計調(diào)試完成，然后利用結(jié)構(gòu)描述方法將它們組裝起來，形成更為復(fù)雜的設(shè)計。

答案:對一般地，對相同的邏輯功能，CASE語句綜合后將耗用更多的硬件資源，但是有的邏輯用CASE語句無法描述，只能用IF語句來描述。

答案:對語句組“PROCESS(CLK_IN,RESET)IS...ENDPROCESS”的作用是（

）

答案:這是一個分頻計數(shù)并控制分頻輸出的進程，前1680個周期輸出為高電平，后320個周期輸出為低電平語句“VARIABLECNT:INTEGERRANGE0TO2399”的作用是（

）

答案:定義一個初始值為2400的整型變量CNT假定上述VHDL中的CLK_IN為24MHZ的方波信號，則輸出CLK_OUT的頻率是（

）

答案:10KHZ在一般大規(guī)?？删幊踢壿嬈骷臄?shù)字系統(tǒng)設(shè)計中，只要使用IEEE庫中的STD_LOGIC_1164、STD_LOGIC_ARITH、STD_LOGIC_SIGNED和STD_LOGIC_UNSIGNED四個程序包就可以了。

答案:對FOR循環(huán)語句和WHILE循環(huán)語句可以實現(xiàn)同樣的功能，其區(qū)別是：FOR循環(huán)語句的循環(huán)次數(shù)未知，而WHILE循環(huán)語句的循環(huán)次數(shù)已知。

答案:錯大規(guī)模可編程邏輯器件是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的載體；硬件描述語言是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的主要表達手段；軟件開發(fā)工具是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的智能化的自動化設(shè)計工具；實驗開發(fā)系統(tǒng)是利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的下載工具及硬件驗證工具。

答案:對電路網(wǎng)表文件就是按照某種規(guī)定描述電路的基本組成及如何相互連接的文件。

答案:對并行語句與順序語句，往往互相包含、互為依存，它們是一個矛盾的統(tǒng)一體。

答案:對VHDL子程序具有可重載性的特點，即允許有許多重名的子程序，但這些子程序的參數(shù)類型及返回值數(shù)據(jù)類型是不同的。

答案:對所謂目標(biāo)器件，就是你設(shè)計中需要具體使用的特定型號規(guī)格的器件。

答案:對在M2M反熔絲結(jié)構(gòu)中，由于M2M技術(shù)采用無源結(jié)構(gòu)，具有更低編程電壓和更小的電阻，是目前主流反熔絲工藝。

答案:對我們在使用EDA軟件進行FPGA/CPLD的開發(fā)時，選擇芯片的具體步驟是：先選具體的型號規(guī)格（family)，再選有關(guān)系列。

答案:錯一個文件夾下建立多個工程的方法是：從建第二個工程開始，當(dāng)提示詢問是否選擇不同的工程目錄時，選擇“NO”,這時就可以在一個文件夾下建立多個工程。

答案:對對目標(biāo)器件設(shè)置，包括：選擇目標(biāo)芯片；選擇配置方式；選擇編程方式；選擇輸出設(shè)置；設(shè)置目標(biāo)芯片的閑置引腳。

答案:對下面關(guān)于進程語句的設(shè)計要點正確的有（

）

答案:進程的激活必須由敏感信號表中定義的敏感信號的變化來啟動，否則必須由一個顯式的WAIT語句來激活;綜合后對應(yīng)于進程的硬件結(jié)構(gòu)，對進程中的所有可讀入信號都是敏感的，而在VHDL行為仿真中并非如此，除非將所有的讀入信號列為敏感信號;同一結(jié)構(gòu)體中的進程之間是并行運行的，但同一進程中的邏輯描述語句則是順序運行的在FPGA的發(fā)展歷史上，出現(xiàn)過那些互連結(jié)構(gòu)（

）

答案:通道型互連結(jié)構(gòu);孤島型互聯(lián)結(jié)構(gòu);層次化互聯(lián)結(jié)構(gòu)在深亞微米制造工藝下，半導(dǎo)體設(shè)計技術(shù)面臨的巨大的挑戰(zhàn)因素有（

）

答案:互連線延時;器件的良率;可測性設(shè)計;功耗;信號完整性CPLD/FPGA產(chǎn)品型號標(biāo)識，除了包括（

）外，還包括改進型描述、適用的環(huán)境等級描述、附加后綴等信息。

答案:參數(shù)說明;封裝代碼;品種代碼;特征代碼;產(chǎn)品系列代碼程序包STD_LOGIC_ARITH中定義的數(shù)據(jù)類型有（

）

答案:SIGNED;UNSIGNED;SMALL_INTFPGA的配置流程一般包括（

）

答案:配置;啟動;芯片的初始化對于數(shù)字ASIC，按版圖結(jié)構(gòu)及制造方法分為（

）

答案:全定制法;半定制法并行過程調(diào)用語句可以作為一個并行語句直接出現(xiàn)在結(jié)構(gòu)體或塊語句中。

答案:對VHDL程序設(shè)計中常用的庫有（

）

答案:STD庫;IEEE庫;VITAL庫;WORK庫FPGA的中文含義是（

）

答案:現(xiàn)場可編程門陣列語句“Y(0)<='1'WHENSR="000"ELSE'0';”是一個（

）

答案:條件并行信號賦值語句開展本科生研究性教學(xué)的必要性有（

）

答案:大眾化高等教育的差異化教育的需要;提高大學(xué)生實踐動手能力的需要;提高大學(xué)生專業(yè)綜合素養(yǎng)的需要;改變大學(xué)生被動學(xué)習(xí)學(xué)風(fēng)的需要;提高大學(xué)生專業(yè)創(chuàng)新能力的需要“ApplicationSpecificIntegratedCircuits”的中文含義是（

）

答案:專用集成電路對于已知內(nèi)部由多個規(guī)則模塊構(gòu)成的電路，可以用（

）來描述。

答案:FOR_GENERATE語句若S5為8位標(biāo)準(zhǔn)邏輯位矢量，現(xiàn)有語句“S4<=S5(7DOWNTO5)”，則S4是（

）位的標(biāo)準(zhǔn)邏輯位矢量。

答案:3語句含義為打開IEEE庫的語句是（

）

答案:LIBRARYIEEE計數(shù)的控制在VHDL中可用一個進程表示，而計數(shù)的控制又包含正常計數(shù)（加1操作）和邊界處理（等于邊界則清零）兩種情況，而什么情況下進行計數(shù)或邊界處理，可使用IF條件語句進行判斷控制。

答案:對本程序?qū)崿F(xiàn)的功能是（

）

答案:描述了四選一的數(shù)據(jù)通道選擇器，其中每個數(shù)據(jù)通道均為16位的標(biāo)準(zhǔn)邏輯位矢量程序中的CASE語句是（

）

答案:順序語句語句組“PROCESS(SEL)...ENDPROCESS”的作用（

）

答案:這是一個控制進程，根據(jù)控制信號SEL的值選擇對應(yīng)的數(shù)據(jù)輸出。語句“SEL<=B&A”的作用是（

）

答案:將A、B兩個輸入信號并置后賦值給SEL語句組“ENTITYMUXB41IS...ENDENTITYMUXB41”的作用是（

）

答案:實體說明本程序?qū)崿F(xiàn)的系統(tǒng)是（

）

答案:將32位BCD碼數(shù)據(jù)DIN[31..0]用8個共陰數(shù)碼管進行動態(tài)掃描顯示的電路語句組“CASEBCDIS...ENDCASE”的作用（

）

答案:將BCD碼轉(zhuǎn)換成數(shù)碼管的8段驅(qū)動信息,高電平有效關(guān)于語句組“PROCESS(CLK)IS...ENDPROCESS”的作用正確的說法是（

）

答案:這是一個8進制計數(shù)器;產(chǎn)生動態(tài)掃描顯示的控制信號;產(chǎn)生動態(tài)掃描顯示需要的從000-111周期性變化的控制信號語句組“CASECNTIS...ENDCASE”的作用（

）

答案:待顯示數(shù)據(jù)的選擇,對應(yīng)顯示數(shù)碼管公共端的選通（低電平有效）語句“SIGNALBCD:STD_LOGIC_VECTOR(3DOWNTO0);”的作用是（

）

答案:定義一個用于系統(tǒng)內(nèi)部模塊之間的連線并保存數(shù)據(jù)傳遞中間結(jié)果的信號BCD除非所有條件句中的選擇值能完整覆蓋CASE語句中表達式的取值，否則最末一個條件句中的選擇必須用“OTHERS”表示。

答案:對VHDL的基本標(biāo)識符就是以字母開頭，不連續(xù)使用下劃線，不以下劃線“_”結(jié)尾的，由字母、數(shù)字以及下劃線“_”組成的字符串。

答案:對本程序描述的系統(tǒng)是（

）

答案:一個1024×8位的雙口SRAM語句組“RP:PROCESS(CLOCK)IS...ENDPROCESSRP”的作用是（

）

答案:當(dāng)CLOCK上升沿到來并且控制信號RE=‘1’時，將由RADD指定的存儲單元的數(shù)據(jù)讀到外部端口語句組“WP:PROCESS(CLOCK)IS...ENDPROCESSWP”的作用是（

）

答案:當(dāng)CLOCK上升沿到來并且控制信號WE=‘1’時，將外部端口的數(shù)據(jù)寫到由WADD指定的存儲單元由GENERIC類屬說明可知，本設(shè)計描述的是一個存儲器的設(shè)計，下面說法正確有（

）

答案:本存儲器的存儲單元為8位;本存儲器的地址線有10根;本存儲器共有1024*8位;本存儲器的容量為1024個字節(jié)本程序用到的程序包有（

）

答案:STD_LOGIC_UNSIGNED;STD_LOGIC_ARITH;STD_LOGIC_1164本程序?qū)崿F(xiàn)的功能是（

）

答案:描述了一個16位標(biāo)準(zhǔn)邏輯位矢量的數(shù)據(jù)移位寄存器，其具有同步復(fù)位、左移/右移一位、數(shù)據(jù)并行輸入等功能語句組“WAITUNTIL(RISING_EDGE(CLK))；IF(RESET=‘1’)THEN

QOUT<="0000000000000000"”的含義是（

）

答案:當(dāng)CLK上升沿來到且復(fù)位信號RESET=‘1’時，QOUT<="0000000000000000"語句“WAITUNTIL(RISING_EDGE(CLK)”的含義是（

）

答案:當(dāng)CLK的上升沿到來時，WAIT語句結(jié)束掛起啟動進程語句“

QOUT:BUFFERSTD_LOGIC_VECTOR(7DOWNTO0)”的含義是（

）

答案:QOUT是一個帶有反饋功能的輸出端口語句組“ENTITYSHIFT_REGIS...ENDENTITY

SHIFT_REG”的作用是（

）

答案:實體說明Spartan-3系列的結(jié)構(gòu)由5個基本的可編程功能模塊組成，分別是可配置邏輯模塊(CLB)、輸入/輸出模塊(IOB)、存儲器塊（BlockRAM）、乘法器模塊（Multiplier）和數(shù)字時鐘管理器(DCM)。

答案:對進行ASIC設(shè)計的系統(tǒng)規(guī)格說明，就是分析并確定整個系統(tǒng)的功能、性能、物理尺寸；確定制造工藝、設(shè)計周期和設(shè)計費用；建立系統(tǒng)行為模型，進行可行性驗證。

答案:對從理論上說，無源憶阻器一旦替代SRAM存儲單元，能夠有效降低FPGA中晶體管的數(shù)量和功耗，提高器件的密度，同時兼有可重構(gòu)性和非易失性。

答案:對七段數(shù)碼管顯示器可分為共陽極、共陰極型兩種，其中共陰極型數(shù)碼管是指數(shù)碼管的7個發(fā)光二極管的陰極連接在一起，并且均接GND,而數(shù)碼管的驅(qū)動端a-g必須是高電平有效。

答案:對動態(tài)掃描的原理是：通過一個掃描控制電路，對需要顯示的結(jié)果進行逐個掃描，使七段數(shù)碼管逐個進行顯示。只要每個管子掃描頻率超過人的眼睛視覺暫留頻率，就可以達到某一時刻點亮1個七段數(shù)碼管，卻能享有所有七段數(shù)碼管同時顯示的視覺效果，而且顯示也沒有閃爍抖動，從而間接實現(xiàn)顯示結(jié)果的同時顯示。

答案:對目前我國典型的EDA實驗開發(fā)系統(tǒng)生產(chǎn)廠家有杭州康芯電子，友晶科技，依元素科技等廠家。

答案:對在大規(guī)模和超大規(guī)模邏輯資源、低功耗與價格比值方面，CPLD比FPGA有更大的優(yōu)勢。

答案:錯字符是用單引號引起來的ASCII字符，而字符串則是一維的字符數(shù)組，須放在雙引號中。

答案:對CPLD編程后，即可固定下載的邏輯功能，使用方便，電路簡單。

答案:對普通軟件中的N次子程序調(diào)用，由于其執(zhí)行是順序執(zhí)行的，因此根據(jù)子程序的調(diào)用順序，每調(diào)用1次，則對應(yīng)的子程序?qū)?zhí)行一次。而VHDL中的N次子程序調(diào)用，N個子程序的調(diào)用執(zhí)行是同時執(zhí)行的，因此需要N個對應(yīng)子程序的硬件電路才能完成其功能。

答案:對對于QuartusⅡ10.0及其以上的高版本，除非安裝了特定的Modsim-Altera仿真工具，可直接使用設(shè)置波形的形式進行仿真外，否則只能通過調(diào)用第三方仿真軟件Modsim使用仿真測試程序的方式進行仿真。

答案:對使用EDA技術(shù)進行電子系統(tǒng)設(shè)計，其仿真的基本步驟可總結(jié)如下：（1）分析系統(tǒng)設(shè)計要求和設(shè)計思想、弄懂系統(tǒng)的工作原理/工作流程；（2）了解各種輸入信號及要求，設(shè)置各種輸入激勵信號；（3）估計各種輸出的期望值；（4）進行實際仿真及結(jié)果分析；（5）仿真改進與完善。

答案:對ASIC的全定制方法，在通用中小規(guī)模集成電路設(shè)計、模擬集成電路的設(shè)計中被廣泛采用。

答案:對在中小規(guī)模范圍，CPLD價格較便宜，能直接用于系統(tǒng)。

答案:對對于共陽極接法的七段數(shù)碼顯示管，如果顯示碼為11111001，那么在數(shù)碼管上會顯示數(shù)字1。

答案:對主流廠家的EDA軟件的主要差別在于：面向的目標(biāo)器件不一樣；性能各有優(yōu)劣。

答案:對順序過程調(diào)用就是在順序語句的環(huán)境中執(zhí)行一個給定名字和參數(shù)的過程。（

）

答案:對變量賦值語句的語法格式和信號的賦值語句語法格式是相同的。

答案:錯VHDL時序仿真，已將器件特性考慮進去了，因此可以得到精確的時序仿真結(jié)果。

答案:對在FPGA的設(shè)計開發(fā)中，選擇速度過高的器件，會加大電路板設(shè)計的難度。

答案:對VLSI結(jié)構(gòu)設(shè)計與優(yōu)化技術(shù)：包括流水線、并行處理、重定時、展開、折疊、脈動結(jié)構(gòu)等各種VLSI結(jié)構(gòu)設(shè)計優(yōu)化技術(shù)；強度消減、超前或馳豫超前等FPGA系統(tǒng)性能優(yōu)化技術(shù)。

答案:對元件例化語句包括兩個組成部分：一個是元件調(diào)用聲明，一個是元件的端口映射。

答案:對一個程序包應(yīng)至少包含常數(shù)說明、數(shù)據(jù)類型說明、元件定義、子程序說明四種內(nèi)容中的一種。

答案:對SOPC硬件設(shè)計開發(fā)的基本步驟包括（

）

答案:創(chuàng)建Nios系統(tǒng)模塊：①啟動SOPCBuilder；②添加CPU及外圍器件；③指定基地址；④系統(tǒng)設(shè)置；⑤生成系統(tǒng)模塊;將圖標(biāo)添加到原理圖文件并構(gòu)建含各種輸入和輸出的完整芯片系統(tǒng);將目標(biāo)文件配置于FPGA中;編譯QuartusⅡ工程設(shè)計文件;創(chuàng)建一個QuartusⅡ工程ASIC分類大致可分為（

）

答案:數(shù)?；旌螦SIC;數(shù)字ASIC;模擬ASIC通用EDA實驗開發(fā)系統(tǒng)，就是指能夠滿足各種EDA實驗或設(shè)計開發(fā)需要的EDA實驗開發(fā)系統(tǒng)。

答案:對ModelSim可以進行的仿真有（

）

答案:Gate-Level(門級)仿真;RTL(寄存器傳輸級)仿真;Functional(功能級)仿真利用EDA技術(shù)開展研究性教學(xué)的研究目標(biāo)主要有（

）

答案:基于EDA技術(shù)的系統(tǒng)設(shè)計與實現(xiàn)基礎(chǔ)訓(xùn)練;基于EDA技術(shù)的系統(tǒng)設(shè)計與實現(xiàn)課題研究;基于EDA技術(shù)的系統(tǒng)設(shè)計與實現(xiàn)相關(guān)研究SOPC軟件設(shè)計開發(fā)的基本步驟包括（

）

答案:啟動設(shè)計工具NiosⅡIDE;將程序下載到FLASH存儲器;建立新的源程序和軟件工程或?qū)胍呀ㄔ闯绦蚝蛙浖こ?編譯工程;運行程序或調(diào)試程序根據(jù)教材介紹比較流行的、主流廠家的EDA的軟件工具有（

）

答案:QuartusⅡ;ISE/ISE-WebPACKSeries;ispLEVERCPLD/FPGA產(chǎn)品上的標(biāo)識，除了包括（

），還應(yīng)包括產(chǎn)地與其他說明。

答案:產(chǎn)品序列號;生產(chǎn)廠家標(biāo)識;產(chǎn)品型號;注冊商標(biāo)下列WAIT語句所設(shè)的進程啟動條件是時鐘CLOCK的上升沿的有（

）

答案:WAIT

UNTIL

RISING_EDGE(CLOCK);WAIT

UNTIL

NOTCLOCK'STABLE

AND

CLOCK='1';WAIT

UNTIL

CLOCK='1';WAIT

UNTIL

CLOCK'EVENT

AND

CLOCK='1'FPGA的英文全稱是FieldProgrammableGateArray。

答案:對程序體的定義，是以（

）開始，接著是程序包首說明部分，最后以“END[PACKAGE

BODY][程序包名]”結(jié)束。

答案:PACKAGEBODY

程序包名

IS常用的硬件描述語言包括（

）

答案:Verilog;VHDL;ABELXilinx公司現(xiàn)有的FPGA產(chǎn)品（

）

答案:Virtex系列;XC系列;Spartan系列最流行的第三方EDA工具有：仿真功能最強大的是（

）

答案:ModelSimVHDL的語言要素有（

）

答案:數(shù)據(jù)對象;運算操作符;操作數(shù);數(shù)據(jù)類型將由綜合器產(chǎn)生的網(wǎng)表文件針對某一具體的目標(biāo)器進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作等，配置于指定的目標(biāo)器件中，產(chǎn)生最終的下載文件（如JEDEC格式的文件）的過程,稱為（

）

答案:邏輯適配將電路的高級描述，針對給定硬件結(jié)構(gòu)組件，進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述文件的過程，稱為（

）

答案:邏輯映射

答案:DATA2Cyclone?Ⅲ器件平面結(jié)構(gòu)的主要組成模塊包括（

）

答案:嵌入式存儲器塊;由邏輯陣列塊(LAB);I/O單元和PLL;嵌入式乘法器設(shè)計者可以從外面通過（

）的重新設(shè)定而改變一個設(shè)計實體或一個元件的內(nèi)部電路結(jié)構(gòu)和規(guī)模。

答案:類屬參量“LIBRARYIEEE;”表示該設(shè)計用到的庫是（

）庫。

答案:IEEEFPGA的英文全稱是（

）

答案:FieldProgrammableGateArrayFPGA結(jié)構(gòu)中的PIC（ProgramI/OCell）的中文含義是（

）

答案:可編程I/O單元下列符號中表示與非的是（

）

答案:NAND下列符號中屬于并置操作符的是（

）

答案:&ASIC的英文全稱是（

）

答案:ApplicationSpecificIntegratedCircuits在VHDL的結(jié)構(gòu)體中只表示輸入與輸出間轉(zhuǎn)換的行為，它不包含任何結(jié)構(gòu)信息的硬件結(jié)構(gòu)的描述方式稱為（

）

答案:行為描述ASIC的中文含義是（

）

答案:專用集成電路CAE的中文含義是（

）

答案:計算機輔助工程設(shè)計在VHDL的結(jié)構(gòu)體中主要使用元件例化語句及配置語句來描述元件的類型及元件的互連關(guān)系硬件結(jié)構(gòu)的描述方式稱為（

）

答案:結(jié)構(gòu)描述如果X(n)表示輸入端口X在參考時刻n時的輸入數(shù)據(jù)，則X(n+2)表示的含義是（

）

答案:輸入端口X在參考時刻n后2個周期時的輸入數(shù)據(jù)若P(I)是一個已經(jīng)定義的、具有L個單元、每個單元具有W2位標(biāo)準(zhǔn)邏輯位數(shù)據(jù)的二維數(shù)組類型的信號，則VHDL程序中的P(I)(W2-1)的含義是（

）

答案:表示第I個乘積P(I)的最左邊位，也就是P(I)的符號位若某進程PROCESS是一個無敏感信號列表的進程，進程中的啟動條件語句是：WAITUNTILCLK='1'，則該進程的啟動條件是（

）

答案:當(dāng)CLK上升沿來到時，WAIT語句結(jié)束掛起，啟動進程的執(zhí)行7段LED數(shù)碼管顯示器可分為共陽極、共陰極型兩種，其中共陽極型數(shù)碼管是指數(shù)碼管的7個發(fā)光二極管的陰極連接在一起，并且均接GND,而數(shù)碼管的驅(qū)動端a-g必須是高電平有效。

答案:錯在微控制器/微處理器中，有一個稱為計數(shù)器/定時器的基本功能組件。為什么同一個功能組件，即可以是計數(shù)器，又可以是定時器呢？這是因為定時器本質(zhì)上就是個計數(shù)器，只不過定時結(jié)果是對應(yīng)定時計數(shù)器的結(jié)果乘以計數(shù)器的時鐘周期。

答案:對在程序的調(diào)試和仿真中，由于程序中有關(guān)參數(shù)的原因，要觀察有關(guān)輸出的變化，需要運行較長的時間，或在一個給定的時間內(nèi)，可能看不到有關(guān)輸出的變化。這時我們可采取調(diào)整有關(guān)參數(shù)的方法進行仿真，待仿真證明程序正確后再復(fù)原到原程序。

答案:對若W2、L已經(jīng)定義，并且N2BIT、

ARRAY_N2BIT、P的有關(guān)定義如下：SUBTYPEN2BITISSTD_LOGIC_VECTOR(W2-1DOWNTO0);

TYPEARRAY_N2BITISARRAY(0TOL-1)OFN2BIT;

SIGNAL

P:ARRAY_N2BIT;

則信號P綜合成硬件后相當(dāng)于一個存儲器/寄存器組，該存儲器/寄存器組具有L個存儲/寄存單元，每個單元具有W2位數(shù)據(jù)。

答案:對動態(tài)掃描顯示的原理是：通過一個掃描控制電路，對需要顯示的結(jié)果進行逐個掃描，使顯示數(shù)碼管逐個進行顯示，但要求顯示數(shù)碼管的掃描頻率必須大于24HZ以上。

答案:對通用EDA實驗開發(fā)系統(tǒng)，我們可看成多種單一EDA實驗開發(fā)板經(jīng)過優(yōu)化疊加而成的EDA實驗開發(fā)系統(tǒng)，因此其使用一般更加靈活，并且使用時需要設(shè)置一個確定的控制信號。

答案:對數(shù)字頻率計的設(shè)計，本質(zhì)上就是一個特定計數(shù)器的設(shè)計，這是因為：頻率測量的基本原理就是計算每秒鐘內(nèi)待測信號的脈沖個數(shù)，而脈沖的個數(shù)可通過計數(shù)被測信號上升沿的次數(shù)而得到。

答案:對如果分頻信號對占空比有要求，并且假定N為分頻常數(shù)，NH為輸出高電平的控制常數(shù)，則分頻器可按如下方法設(shè)計：控制信號的產(chǎn)生：輸入信號的每個上升沿到來時，進行加1操作，一直計數(shù)到N-1為止。輸出的控制：根據(jù)控制信號的產(chǎn)生結(jié)果，當(dāng)控制信號小于(N-NH)時輸出高電平,否則輸出低電平。

答案:錯分頻電路本質(zhì)上是計數(shù)器的變種，其計數(shù)值由分頻常數(shù)N=fout/fin決定，其輸出不是一般計數(shù)器的計數(shù)結(jié)果，而是根據(jù)分頻常數(shù)對分頻輸出信號的高、低電平進行控制的。

答案:錯數(shù)字秒表的設(shè)計，本質(zhì)上就是一個多個計數(shù)器級聯(lián)而成的計數(shù)器的設(shè)計，只不過最低位計數(shù)器的輸入時鐘信號需要根據(jù)最小計時單位確定其基準(zhǔn)頻率。

答案:對在FPGA和CPLD中，在低功耗、高集成度方面具有絕對的優(yōu)勢的器件是（

）

答案:FPGAAltera公司基于SRAMLUT結(jié)構(gòu)器件的配置模式有（

）

答案:PPS被動并行同步模式;PS被動串行模式;PSA被動串行異步模式;JTAG模式;PPA被動并行異步模式;配置器件配置模式Altera公司其CPLD器件系列主要有（

）

答案:MAX系列;Classic系列;FLASHlogic系列Altera公司的FPGA器件系列產(chǎn)品按推出的先后順序有FLEX系列、APEX系列、ACEX系列和Stratix系列、Cyclone系列、Arria系列。

答案:對Xilinx公司的CPLD器件系列主要有XC7200系列、XC7300系列、XC9500系列和CoolRunner系列。

答案:對在選擇FPGA的設(shè)計開發(fā)中，對芯片速度的選擇是速度越高越好。

答案:錯Spartan-3系列的FPGA，由于其極低廉的成本，能理想地應(yīng)用于寬帶訪問、家庭網(wǎng)上工作、顯示/投影和數(shù)字電視設(shè)備中。

答案:對把FPGA應(yīng)用電路目標(biāo)文件寫入FPGA的專用配置ROM的過程，稱為編程。

答案:錯Altera公司現(xiàn)在的主流產(chǎn)品是低檔的Cyclone系列、中檔的Arria系列和高檔的Stratix系列。

答案:對基于新型半導(dǎo)體結(jié)構(gòu)的FPGA的兩種結(jié)構(gòu)有：碳納米管交叉開關(guān)結(jié)構(gòu)、憶阻器結(jié)構(gòu)。

答案:對“FieldProgrammableGateArray”的中文含義是（

）

答案:現(xiàn)場可編程門陣列從可編程元件上分類，PLD可分為（

）

答案:基于SRAM的編程元件;熔絲型開關(guān);EEPROM的編程元件;可編程低阻電路元件;EPROM的編程元件LatticeEC的結(jié)構(gòu)與LatticeECP-DSP的結(jié)構(gòu)基本相同，主要區(qū)別就是沒有sysDSPBlock。

答案:對CPLD的主要參數(shù)包括宏單元數(shù)，最大頻率，電源電壓，最大用戶I/O等方面。

答案:對最典型的交叉開關(guān)設(shè)計包括（

）

答案:通用型（universal）;不相交型（disjoint）;威爾頓型（Wilton）ONO反熔絲，是具有氧-氮-氧介質(zhì)夾層的反熔絲；M2M反熔絲，是金屬-金屬反熔絲。

答案:對CPLD的英文全稱是ComplexProgrammableLogicDevice。

答案:對采用多輸入的LUT結(jié)構(gòu)作為基本邏輯單元，已經(jīng)成為FPGA發(fā)展的主流趨勢。

答案:對FPGA的核心是可編程技術(shù)。

答案:對對于相同的一個VHDL設(shè)計，若采用不同的FPGA芯片來實現(xiàn)，該系統(tǒng)的最高頻率可能會是不同的。

答案:對一個可進行硬件驗證的完整的SOBEL圖像邊緣檢測器包括的模塊有（

）

答案:圖像數(shù)據(jù)（模擬）采集模塊（MINPUT）;數(shù)據(jù)處理模塊(PROCESSOR);幀窗口接收模塊(FIFO);數(shù)據(jù)顯示處理模塊(DISPLAY);串入并出模塊(SIPO);像素窗口刷新模塊(REFRESH)對于組合邏輯程序，在進行VHDL程序的時序仿真的時候，不論每組測試數(shù)據(jù)的持續(xù)時間的長短，都能得到正確的結(jié)果。

答案:錯元件例化語句中的端口映射語句“U1:LCNT8PORTMAP(CLK=>CLK,LD=>LD1,D=>A,CAO=>CAO1);”，其端口映射方式是（

）

答案:名字關(guān)聯(lián)方式一個完整的SOBEL圖像邊緣檢測器，其中求出四個方向的圖像梯度數(shù)據(jù)絕對值的最大值，同時判別最大值出現(xiàn)的方向的模塊是（

）

答案:數(shù)據(jù)處理模塊(PROCESSOR)在CORDIC算法的硬件實現(xiàn)方案中，相對于迭代結(jié)構(gòu)，流水線結(jié)構(gòu)的優(yōu)點有（

）

答案:控制比較簡單;處理速度非?？?/p>

答案:將10以內(nèi)的正整數(shù)TEMP1轉(zhuǎn)換成四位二進制數(shù)BCD編碼，并賦值給LBCD對于相同的一個VHDL設(shè)計，不管采用什么樣的FPGA芯片來實現(xiàn)，該系統(tǒng)的最高頻率是相同的。

答案:錯多位加法器的構(gòu)成有兩種方式：并行進位和串行進位。其中并行進位方式設(shè)有進位產(chǎn)生邏輯，運算速度較快；串行進位方式是將全加器級聯(lián)構(gòu)成多位加法器，運行速度較慢。

答案:對語句“IFLD='1'THENCOUNT<=D;”是一個計數(shù)器控制進程中的一個語句，其中COUNT為保存計數(shù)過程中間結(jié)果的信號，則該語句的作用是（

）

答案:高電平預(yù)置數(shù)進程間一般是并行運行的，但由于敏感信號的設(shè)置不同以及電路的延遲，在時序上，進程間的動作是有先后順序的。

答案:對進程間一般是順序運行的，但由于敏感信號的設(shè)置不同以及電路的延遲，在時序上，進程間的動作是沒有先后順序的。

答案:錯作為FIFO的設(shè)計，它包括數(shù)據(jù)的寫操作、數(shù)據(jù)的寫地址修改、數(shù)據(jù)寫滿控制，數(shù)據(jù)的讀操作、數(shù)據(jù)的讀地址修改、數(shù)據(jù)讀空控制，因此可用6個進程來描述對應(yīng)的操作。

答案:對有關(guān)FIFO正確的說法是（

）

答案:FIFO，本質(zhì)上是一個讀寫存儲器，但它的存儲規(guī)律是先進先出三態(tài)門電路的輸出值包括（

）

答案:高電平;高阻態(tài);低電平

答案:錯對于沒有子程序說明的程序包體可以省去，因此程序包首可以獨立定義和使用。

答案:對

答案:對VHDL的描述風(fēng)格有三種，分別是（

）

答案:行為描述;數(shù)據(jù)流描述;結(jié)構(gòu)描述觸發(fā)器和寄存器（鎖存器），都是具有存儲功能的電路，其VHDL程序設(shè)計的基本方法是相同的。

答案:對所謂分頻電路，就是將一個給定的頻率較高的數(shù)字輸入信號，經(jīng)過適當(dāng)?shù)奶幚砗?，產(chǎn)生一個或數(shù)個頻率較低的數(shù)字輸出信號。

答案:對譯碼器可以用于（

）

答案:指令譯碼;地址譯碼;顯示驅(qū)動譯碼;控制譯碼在VHDL的結(jié)構(gòu)體中只描述了所希望電路的功能或者說電路行為，而沒有直接指明或涉及實現(xiàn)這些行為的硬件結(jié)構(gòu)的描述方式稱為（

）

答案:行為描述計數(shù)器的設(shè)計，其基本功能包括計數(shù)控制和進位控制。其中計數(shù)控制又分為正常計數(shù)和邊界處理，正常計數(shù)是進行加1操作或加N操作；邊界處理則進行清零。

答案:對選擇信號賦值語句本身不能在進程中應(yīng)用，但其功能卻與進程中的CASE語句的功能相似。

答案:對選擇信號賦值語句允許有條件重疊的現(xiàn)象，也允許存在條件涵蓋不全情況。

答案:錯VHDL的函數(shù)首由（

）組成。

答案:數(shù)據(jù)類型;參數(shù)表;函數(shù)名VHDL子程序調(diào)用的特點有（

）

答案:從硬件角度講，一個子程序的調(diào)用類似于一個元件模塊的例化;在進程中允許對子程序進行調(diào)用;可以在結(jié)構(gòu)體或程序包中的任何位置對子程序進行調(diào)用對于內(nèi)部由多個規(guī)則模塊構(gòu)成而兩端結(jié)構(gòu)不規(guī)則的電路，可以用FOR_GENERATE語句來描述電路內(nèi)部的規(guī)則部分，而根據(jù)電路兩端的不規(guī)則部分形成的條件用IF_GENERATE語句來描述。

答案:對VHDL元件例化端口映射名字關(guān)聯(lián)方式的符號為（

）

答案:=>一般地，可在過程定義參量表可以定義的數(shù)據(jù)流向模式有（

）

答案:INOUT;OUT;INVHDL元件例化端口映射語句“U1:ND2PORTMAP(S1,S2,C=>Z1);”中的端口映射關(guān)聯(lián)方式為（

）

答案:混合關(guān)聯(lián)一個程序包應(yīng)包含常數(shù)說明、數(shù)據(jù)類型說明、元件定義、子程序說明等四種內(nèi)容。

答案:錯VHDL的元件例化語句用于建立端口之間映射關(guān)系的常用方式（

）

答案:混合關(guān)聯(lián);名字關(guān)聯(lián);位置關(guān)聯(lián)條件等待語句是指（

）

答案:WAITUNTIL條件表達式VHDL中可以具有屬性的項目有（

）

答案:信號、變量、常量;實體、結(jié)構(gòu)體、配置、程序包;類型、子類型;過程、函數(shù)敏感信號等待語句是指（

）

答案:WAITON信號表進程經(jīng)綜合后對應(yīng)的硬件電路，對進程中的所有可讀入信號都是敏感的，而在VHDL行為仿真中并非如此，除非將所有的讀入信號列為敏感信號。

答案:對下列屬于順序語句的是（

）

答案:報告(REPORT)語句;斷言(ASSERT)語句;決斷(RESOLUTION)函數(shù)語句CASE選擇句中的“=>”不是操作符，它相當(dāng)于“THEN”的作用。

答案:對下列屬于并行語句的是（

）

答案:并行信號賦值語句;進程語句;條件信號賦值語句IF語句是一種條件語句，它根據(jù)語句中所設(shè)置的一種或多種條件，有選擇地執(zhí)行指定的順序語句。

答案:對一般情況下，只有WAITUNTIL格式的等待語句可以被綜合器接受。

答案:對LOOP循環(huán)語句的循環(huán)方式由（

）語句控制。

答案:EXIT;NEXT下列屬于轉(zhuǎn)向控制語句的是（

）

答案:LOOP循環(huán)語句;CASE選擇語句;IF條件語句信號賦值目標(biāo)?:=賦值源；其中冒號加等號（:=）作為一個整體，稱之為信號賦值符號。

答案:錯對于數(shù)據(jù)類型不同的參量需要進行相互作用和傳遞時，首先必須進行數(shù)據(jù)類型的轉(zhuǎn)換，這是因為VHDL是一種強類型語言，要求各種數(shù)據(jù)類型相同的參量，才能相互作用和傳遞。

答案:對下列不屬于順序語句的是（

）

答案:進程語句類型轉(zhuǎn)換函數(shù)方式，就是通過定義一個數(shù)據(jù)類型轉(zhuǎn)換函數(shù)，將屬于某種數(shù)據(jù)類型的數(shù)據(jù)對象轉(zhuǎn)換成屬于另一種數(shù)據(jù)類型的數(shù)據(jù)對象。

答案:對下列符號中表示邏輯左移的是（

）

答案:SLLVHDL語言操作符的種類包括（

）

答案:邏輯操作符;符號操作符;關(guān)系操作符;算術(shù)操作符變量賦值目標(biāo)<=賦值源；其中指向左邊的雙箭頭(<=）作為一個整體，稱之為變量賦值符號。

答案:錯由于標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型的多值性，在條件語句中，如果未考慮到STD_LOGIC的所有可能的取值情況，綜合器可能會插入不希望的鎖存器。

答案:對下列屬于變量賦值的特點的是（

）

答案:具有局部特征;賦值過程立即發(fā)生STD_LOGIC_VECTOR數(shù)據(jù)類型的數(shù)據(jù)對象賦值的原則是：同位寬、同數(shù)據(jù)類型的矢量間才能進行賦值。

答案:對信號的使用和定義范圍是實體、進程、子程序、結(jié)構(gòu)體和程序包。

答案:錯在下標(biāo)段的定義中，TO表示數(shù)組下標(biāo)序列由低到高，，而DOWNTO表示數(shù)組下標(biāo)序列由高到低。

答案:對對于VHDL的編譯器和綜合器來說，程序文字的大小寫是不加區(qū)分的。

答案:對從硬件電路系統(tǒng)來看，（

）相當(dāng)于當(dāng)前層次中各模塊之間的連線以及上面的值。

答案:信號VHDL對設(shè)計的描述具有相對獨立性，因此設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計的目標(biāo)器件是什么。

答案:對比較常用硬件描述語言有（

）

答案:ABEL;VHDL;VerilogHDL雖然VHDL仿真器允許變量和信號設(shè)置初始值，但在實際應(yīng)用中，VHDL綜合器并不會把這些信息綜合進去。

答案:對下列數(shù)制基數(shù)表示的文字中表示十六進制數(shù)的是（

）

答案:16#E#E1VHDL作為一種硬件描述語言，其所有語句經(jīng)過邏輯綜合后都會變成對應(yīng)的硬件電路。

答案:錯鎖定引腳后不必再編譯一次，即可將引腳鎖定信息應(yīng)用到最終的下載文件中。

答案:錯決定仿真運行時間的長短和時鐘信號的最高頻率的兩個參數(shù)分別是仿真運行時長和波形文件最小時間單位。

答案:對在進行管腳鎖定時，要想建立變化的I/O資源與特定的芯片管腳編號的聯(lián)系，包括的步驟有：①變化的I/O資源；②電路結(jié)構(gòu)圖；③插座號；④管腳對照表；⑤特定的芯片管腳號。管腳鎖定實現(xiàn)步驟的先后順序為（

）

答案:①②③④⑤原理圖設(shè)計的主要操作有：添加元件、移動元件、添加連線、添加網(wǎng)絡(luò)名、添加輸入/輸出端口。

答案:對NiosⅡ處理器系列包括了快速的(NiosⅡ/f)、經(jīng)濟的(NiosⅡ/e)和標(biāo)準(zhǔn)的(NiosⅡ/s)三種內(nèi)核，每種都針對不同的性能范圍和成本。

答案:對英文“GateLevelSimulation”表示是門級仿真。

答案:對如果已經(jīng)新建了波形文件，但是進行仿真操作時卻提示找不到仿真文件，可能的原因是：（1）波形文件未存盤；（2）波形文件未存入指定工程目錄下。

答案:對在QuartusⅡ的主菜單下，執(zhí)行【Tools】→【RunSimulationTool】命令，可以進入進行RTL仿真和門級仿真的操作界面。

答案:對對含有多個模塊多個層次的設(shè)計與測試，通常按照自底向上的方法進行設(shè)計與測試，也就是先進行低層次各模塊的設(shè)計與測試，待低層次各模塊的設(shè)計與測試完畢后再進行頂層模塊的設(shè)計與測試。

答案:對授權(quán)方式一般有（

）

答案:浮動授權(quán);評估授權(quán);固定授權(quán)由于先有新的操作系統(tǒng)，再有基于該操作系統(tǒng)開發(fā)的各種EDA專業(yè)軟件，因此操作系統(tǒng)的選擇應(yīng)盡量選擇低些的版本。

答案:對對于共陽極接法的七段數(shù)碼顯示管，要想在數(shù)碼管上顯示數(shù)字3，那么其顯示碼應(yīng)為0100111。

答案:錯若某端口定義為“CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);”，則CQ的數(shù)據(jù)類型為（

）

答案:4位的標(biāo)準(zhǔn)邏輯位矢量測試平臺的設(shè)計實體說明，由于沒有有關(guān)的類屬說明和端口說明，所以可以省略不寫。

答案:錯在數(shù)據(jù)動態(tài)掃描顯示電路DTCNT9999的程序設(shè)計中，輸出端口COM的作用是控制數(shù)碼管是否有效；輸出端口SEG的作用是控制數(shù)碼管顯示的數(shù)字。

答案:對對于共陰極接法的七段數(shù)碼顯示管，如果顯示碼為0000110，那么在數(shù)碼管上會顯示數(shù)字1。

答案:對QuartusⅡ軟件工程實現(xiàn)設(shè)置主要包括指定目標(biāo)器件、編譯過程設(shè)置、EDA工具選擇、邏輯分析與邏輯綜合設(shè)置、邏輯適配設(shè)置、仿真設(shè)置等。

答案:對EDA仿真測試程序，核心功能部分，一般包括兩個部分：①根據(jù)測試的各種要求，通過各種賦值語句給被測試系統(tǒng)提供各種測試輸入信號；②通過元件例化語句建立被測試系統(tǒng)與測試平臺內(nèi)輸入信號和輸出信號的映射關(guān)系。

答案:對芯片的管腳鎖定就是將設(shè)計實體的管腳與目標(biāo)芯片特定的可輸入輸出管腳建立一一映射的過程。它包括兩個方面：一是需設(shè)定未用的管腳；二是根據(jù)需要進行管腳的鎖定。

答案:對每個實體可以有多個結(jié)構(gòu)體，每個結(jié)構(gòu)體對應(yīng)著實體不同結(jié)構(gòu)和算法實現(xiàn)方案。對于具有多個結(jié)構(gòu)體的實體，必須用（

）配置語句指明用于綜合的結(jié)構(gòu)體和用于仿真的結(jié)構(gòu)體。

答案:CONFIGURATIONCLK'EVENTANDCLK='1'表示CLK的(

)

答案:上升沿類屬參量常用來動態(tài)規(guī)定一個實體端口的大小，或設(shè)計實體的物理特性，或結(jié)構(gòu)體中的總線寬度，或設(shè)計實體中、底層中同種元件的例化數(shù)量等。

答案:對已知標(biāo)號為U1的元件MYNAND2的輸入端口為A和B，輸出端口為Y，現(xiàn)要用MYNAND2例化產(chǎn)生一個新的系統(tǒng)（A1、B1為輸入端口、Y1為輸出端口），要求MYNAND2的A與系統(tǒng)的A1關(guān)聯(lián)，B與系統(tǒng)的B1關(guān)聯(lián)，Y與系統(tǒng)的Y1關(guān)聯(lián)，下列端口映射語句語法正確的是（

）

答案:U1:MYNAND2