工學(xué)電工技術(shù)電子技術(shù)-清華-40-41可編程邏輯器件PLD

清華大學(xué)電機(jī)系唐慶玉2003年11月制作盜版剽竊必究清華大學(xué)電機(jī)系唐慶玉1997年制作如發(fā)現(xiàn)有人剽竊必定追究！第15章可編程邏輯器件（PLD）千島湖風(fēng)光

千島湖畫面屬唐慶玉個(gè)人創(chuàng)作，青山緑水藍(lán)天白云，剽竊必究第40-41講1.概述2.PLD的邏輯表示方法和圖形符號(hào)3.PLD陣列結(jié)構(gòu)及編程4.復(fù)雜可編程邏輯器件(CPLD)8/17/2024電工技術(shù)只讀存儲(chǔ)器補(bǔ)充分類：（1）掩膜ROM（2）PROM（ProgrammableROM，可編程ROM）（3）EPROM（ErasablePROM，紫外線擦除的PROM）（4）EEPROM（ElectricErasablePROM，電擦除的PROM）

或?qū)懗蒃2PROM只讀存儲(chǔ)器（ReadOnlyMemory，ROM）功能：存儲(chǔ)程序或數(shù)據(jù)，掉電后仍保留8/17/2024電工技術(shù)（1）二極管陣列的掩膜ROM二極管存貯矩陣字地址譯碼器W0W1W2W3A1A0字線位線地址線輸出三態(tài)門D3D2D1D0數(shù)據(jù)線輸出使能

OEA1A0W3W2W1W0D3D2D1D0000001

1110010010010110010011001110000011每個(gè)單元所存數(shù)據(jù)8/17/2024電工技術(shù)（2）PROM（熔絲式）電路原理字線位線熔斷絲8/17/2024電工技術(shù)（3）EPROM電路原理P溝道EPROM結(jié)構(gòu)示意圖（b）EPROM管字線位線+VCC（a）電極PPN基體DSSiO2浮空多晶硅柵P溝道增強(qiáng)型MOS管8/17/2024電工技術(shù)1.PLD概述PLD—ProgrammableLogicDevices大規(guī)模集成電路，集成了大量的門電路和觸發(fā)器，用戶可編程構(gòu)成所需電路。清華大學(xué)電機(jī)系唐慶玉2003年11月15日編優(yōu)點(diǎn)：（1）節(jié)省集成芯片的數(shù)量

節(jié)省電路板面積，節(jié)省電耗，減少產(chǎn)品體積，降低成本（2）電路保密，不易被他人仿造8/17/2024電工技術(shù)清華大學(xué)電機(jī)系唐慶玉2003年11月15日編PLD類型（1）PROM型（ProgrammableROM）（2）PLA型（ProgrammableLogicArray可編程邏輯陣列

）（3）PAL型（

ProgrammableArrayLogic可編程陣列邏輯）（4）GAL型（Generic

ArrayLogic通用陣列邏輯）（5）CPLD型（Complex

PLD）復(fù)雜簡(jiǎn)單8/17/2024電工技術(shù)2.PLD的邏輯表示方法及圖形符號(hào)(1)PLD的邏輯表示方法固定連接編程連接不連接熔絲8/17/2024電工技術(shù)（2）PLD的圖形符號(hào)緩沖門AAA相當(dāng)于&1AAAABCY與門AY&BCABCY或門AY

1BCABCY

AY&B可編程連接或不連接8/17/2024電工技術(shù)PLD圖形符號(hào)（續(xù)）與或門ABCDY多輸入端或門畫法多輸入端與門畫法8/17/2024電工技術(shù)門電路符號(hào)中美對(duì)照表&≥11&≥1=1與或非與非或非異或8/17/2024電工技術(shù)清華大學(xué)電機(jī)系唐慶玉2003年11月15日編3.PLD陣列結(jié)構(gòu)及編程結(jié)構(gòu):AND邏輯陣列+OR邏輯陣列類型AND陣列OR陣列PROM連接固定可編程（一次性）PLA可編程（一次性）可編程（一次性）PAL可編程（可多次電擦除）連接固定GAL可編程（可多次電擦除）連接固定輸出比PAL增加“可編程輸出邏輯宏單元”使編程更靈活。8/17/2024電工技術(shù)清華大學(xué)電機(jī)系唐慶玉2003年11月15日編(1)PROM的內(nèi)部結(jié)構(gòu)及編程AND陣列固定OR陣列可編程輸出輸入O2O1O0I2I1I08/17/2024電工技術(shù)例1用PROM實(shí)現(xiàn)半加器半加器邏輯式F=AB+AB=A

BC=ABFCA

B

如何用PROM實(shí)現(xiàn)全加器？8/17/2024電工技術(shù)例2用PROM實(shí)現(xiàn)三變量奇數(shù)校驗(yàn)電路A

B

CYABCY00000011010101101001101011001111真值表8/17/2024電工技術(shù)清華大學(xué)電機(jī)系唐慶玉2003年11月15日編(2)PLA的內(nèi)部結(jié)構(gòu)及編程AND陣列可編程OR陣列可編程O2O1O0I2I1I0輸出輸入8/17/2024電工技術(shù)例3用PLA實(shí)現(xiàn)三八譯碼器A2A1A0000只

=0Y0001只

=0Y1111只

=0Y7輸出三八譯碼器真值表……A2A1A0Y0Y1Y7A2A1A0A2A1A08/17/2024電工技術(shù)清華大學(xué)電機(jī)系唐慶玉2003年11月15日編(3)PAL的內(nèi)部結(jié)構(gòu)及編程（專用輸出結(jié)構(gòu)型）AND陣列可編程OR陣列固定輸出0輸入O0I2I1I0O1輸出1實(shí)現(xiàn)組合邏輯電路（GAL結(jié)構(gòu)類似）8/17/2024電工技術(shù)例4：寫出PAL（GAL）陣列輸出X的表達(dá)式英文教材《數(shù)字電子技術(shù)》習(xí)題選編清華大學(xué)電機(jī)系唐慶玉2002年9月16日XABCCBA××××××××將此式化簡(jiǎn)8/17/2024電工技術(shù)例5：Y=AB+AC+BC，用PAL（GAL）陣列實(shí)現(xiàn)該式。英文教材《數(shù)字電子技術(shù)》習(xí)題選編清華大學(xué)電機(jī)系唐慶玉2002年9月16日XACB××××××××××××8/17/2024電工技術(shù)例6：分別在PROM和GAL陣列上畫出七段顯示譯碼器

邏輯電路圖Yaabcdefg譯碼器YbYcYdYeYfYgA3A2A1A0七段顯示譯碼電路時(shí)鐘（可定義成輸入）8/17/2024電工技術(shù)七段顯示譯碼電路真值表十進(jìn)制數(shù)

A3A2A1A0

Ya

Yb

YcYdYeYf

Yg

顯示字形

0

0000

11111

100

1

0001

01100001

2

001011011012

3

001111110013

4

010001100114

5

010110110115

6011000111116

7

011111100007

8

100011111118

9

100111100119

8/17/2024電工技術(shù)用真值表設(shè)計(jì)Ya的邏輯表示式

A3A2A1A0

Ya000001100010200101

300111

401000

501011

601100701111810001

910011用輸出為1的項(xiàng)寫出與或表達(dá)式，（不化簡(jiǎn)）同理寫出Yb—Yg的邏輯表達(dá)式8/17/2024電工技術(shù)用PROM陣列實(shí)現(xiàn)七段顯示譯碼器邏輯A3A2A1A0Ya×××××××YbYg8/17/2024電工技術(shù)A3A2A1A000110100100111101111111000無(wú)所謂項(xiàng)當(dāng)1處理用卡諾圖化簡(jiǎn)Ya的邏輯表示式Y(jié)a=A3+A2A0+A2A1+A2A0

A3A2A1A0

Ya000001100010200101

300111

401000

501011

601100701111810001

9100118/17/2024電工技術(shù)在GAL陣列上實(shí)現(xiàn)七段顯示譯碼器邏輯Ya=A3+A2A0+A2A1+A2A0英文教材《數(shù)字電子技術(shù)》習(xí)題選編清華大學(xué)電機(jī)系唐慶玉2002年9月16日YaA3A2A1A1A2A3A0A08/17/2024電工技術(shù)清華大學(xué)電機(jī)系唐慶玉2003年11月15日編(4)PAL的內(nèi)部結(jié)構(gòu)及編程（寄存器輸出結(jié)構(gòu)型）功能：可編程組成記憶、計(jì)數(shù)、移位、寄存等時(shí)序邏輯電路I2I1I0反饋信號(hào)CLKOE輸出使能三態(tài)輸出DQQDQQ8輸入8輸出固定（GAL結(jié)構(gòu)類似）8/17/2024電工技術(shù)(5)GAL的內(nèi)部結(jié)構(gòu)及編程GAL的內(nèi)部結(jié)構(gòu)與PAL基本一樣，只是在輸出端增加了“可編程輸出邏輯宏單元”，其輸出狀態(tài)可由用戶定義，這樣，使編程更靈活。GAL16V8I0/CLKI1I2I3I4I5I6I7I8GNDVCCF7F6F5F4F3F2F1F0I9/OE20111012-9腳輸入（固定）1腳時(shí)鐘（可定義成輸入）11腳輸出使能（可定義成輸入）12-19腳輸出（也可定義成輸入）I/OOI/O8/17/2024電工技術(shù)清華大學(xué)電機(jī)系唐慶玉2003年11月15日編例7用PAL（或GAL）組成二位減法器

CLKFBFA

011110201300411SCLKOE輸出使能FADQQDQQFBQBQAQAQAQBQBSS狀態(tài)方程8/17/2024電工技術(shù)例8GAL16V8型GAL可編程邏輯器件的編程方法介紹

GAL16V8I0/CLKI1I2I3I4I5I6I7I8GNDVCCF7F6F5F4F3F2F1F0I9/OE2011101A0A1A2A3A4A5A6A7A8A11Y6Y5Y4Y3Y2Y1A10A9輸入輸出定義FASTMAPGAL編程源文件1：GAL16V8；型號(hào)2：LogicGates；設(shè)計(jì)電路名稱3：2003.10；日期4：TANG；設(shè)計(jì)人5：A0A1A2A3A4A5A6A7A8GND；1-10腳定義6：A9A10Y1Y2Y3Y4Y5Y6A11VCC；11-20腳定義Y1=A9A10Y2=A7+A8Y3=A5A6Y4=A3+

A4Y5=A1A2+A1A2Y6=A0A11+A0A117：Y1=A9*A10；邏輯運(yùn)算8：Y2=A7+A89：Y3=/A5+/A610：Y4=/A3*/A411：Y5=A1*/A2+/A1*A212：Y6=A0*A11+/A0*/A1113：DESCRIPTION；結(jié)束8/17/2024電工技術(shù)4.復(fù)雜可編程邏輯器件（CPLD）CPLD型號(hào)：AlteraEPF10K10LC84-4?內(nèi)部有6000門以上，可編程組成各種組合邏輯電路、觸發(fā)器、寄存器、計(jì)數(shù)器等復(fù)雜數(shù)字電路?速度達(dá)40MHz~200MHz?84引腳，其中59個(gè)可用于I/O引腳?可由單片機(jī)或PC機(jī)控制?編程語(yǔ)言：MAX+PLUS29.23（1）特性電路繪圖法編程軟件（GraphicEditorfile）數(shù)字硬件描述語(yǔ)法（AHDL描述語(yǔ)法）8/17/2024電工技術(shù)（2）CPLD實(shí)驗(yàn)系統(tǒng)框圖CPLD下載板I/O實(shí)驗(yàn)板RS-232AlteraCPLD芯片：EPF10K10LC84-4串行E2PROM：SE2PROM，8KB按鈕，開關(guān)，鍵盤，數(shù)碼管，單脈沖，連續(xù)脈沖8/17/2024電工技術(shù)清華大學(xué)電機(jī)系唐慶玉2003年11月15日編CPLD下載板元件分布圖CPLD芯片P01~P42引腳插座P43~P84引腳插座SEEPROM穩(wěn)壓塊RS-232串行接口單片機(jī)插座振蕩器8/17/2024電工技術(shù)清華大學(xué)電機(jī)系唐慶玉2003年11月15日編I/O實(shí)驗(yàn)板元件分布圖P55P56P57P58P60P61P62P63P64P65P66P67P69P70P71P72P01P02P03P04P06P07P08P09P34P35P36P37P39P40P41P42SWP1SWP2SWP3SWP41023546798ABDCEF6個(gè)七段LED數(shù)碼管3個(gè)8位邏輯輸入開關(guān)16個(gè)邏輯電平檢測(cè)LED3個(gè)CPLD下載板插座J1J2J316個(gè)邏輯電平檢測(cè)LED1個(gè)5

7點(diǎn)陣LED顯示器1個(gè)米字形LED顯示器4

4矩陣鍵盤2個(gè)連續(xù)可調(diào)脈沖發(fā)生器4個(gè)單脈沖按鍵P81P82P83P848/17/2024電工技術(shù)清華大學(xué)電機(jī)系唐慶玉2003年11月15日編例1用繪圖法設(shè)計(jì)“投幣洗衣機(jī)電路”設(shè)計(jì)思路：投幣數(shù)

5，OK=1，洗衣機(jī)啟動(dòng)。只投1分硬幣，用按鍵SWP1模擬，按一次投1分，用三位計(jì)數(shù)器Q1CQ1BQ1A表示；只投2分硬幣，用按鍵SWP2模擬，按一次投2分，用二位計(jì)數(shù)器Q2BQ2A表示；只投5分硬幣，用按鍵SWP3模擬，按一次投5分，用一位計(jì)數(shù)器Q5表示；OK清01分2分5分投幣洗衣機(jī)電路8/17/2024電工技術(shù)投幣洗衣機(jī)電路真值表Q1CQ1BQ1AQ2BQ2AQ5OK

1011

10011111110101110111111邏輯表達(dá)式8/17/2024電工技術(shù)清華大學(xué)電機(jī)系唐慶玉2003年11月15日編用繪圖法設(shè)計(jì)“投幣洗衣機(jī)電路”文件名：

wash.gdf7490749074175RESETSWP3SWP2SWP1OK8/17/2024電工技術(shù)例2用AHDL描述語(yǔ)法和繪圖法設(shè)計(jì)電路：

將一個(gè)2位16進(jìn)制數(shù)轉(zhuǎn)換為2位10進(jìn)制數(shù)2位16進(jìn)制數(shù)2位10進(jìn)制數(shù)

00H00D01H01D

0AH10D0BH11D62H98D63H99D

2位16進(jìn)制數(shù)和2位10進(jìn)制數(shù)的對(duì)應(yīng)關(guān)系轉(zhuǎn)換電路真值表8位二進(jìn)制數(shù)二位BCD碼H7H6…H0DA7DA6…DA00000000000000000000000010000000100001010000100000000101100010001011000101001100001100011100110018/17/2024電工技術(shù)將一個(gè)2位16進(jìn)制數(shù)轉(zhuǎn)換為2位10進(jìn)制數(shù)轉(zhuǎn)換電路真值表8位二進(jìn)制數(shù)二位BCD碼H7H6…H0DA7DA6…DA0000000000000000000000001