EDA實(shí)驗(yàn)指導(dǎo)書(shū)2013(學(xué)生)

五、KHF-5型CPLD/FPGA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)（一）、系統(tǒng)概述實(shí)驗(yàn)箱由主板和下載板組成，能夠滿足工科院校開(kāi)設(shè)CPLD/FPGA課程的實(shí)驗(yàn)需要，同時(shí)也可用作CPLD/FPGA應(yīng)用系統(tǒng)。編輯方式有圖形編輯，文本編輯，波形編輯，混合編輯等方式，硬件描述語(yǔ)言有AHDL，VHDL，Verilog-HDL等語(yǔ)言。配有模擬可編程器件ispPAC器件系列，突破傳統(tǒng)的EDA實(shí)驗(yàn)箱一般只做數(shù)字電路實(shí)驗(yàn)的模式，用戶可以在實(shí)驗(yàn)箱上通過(guò)模擬可編程器件進(jìn)行模擬電子的開(kāi)發(fā)訓(xùn)練。實(shí)驗(yàn)箱配有10個(gè)數(shù)碼管，（包括6個(gè)并行掃描數(shù)碼管和4個(gè)串行掃描數(shù)碼管）。１６個(gè)數(shù)據(jù)開(kāi)關(guān)，4個(gè)脈沖開(kāi)關(guān)，數(shù)據(jù)開(kāi)關(guān)和脈沖開(kāi)關(guān)可配合使用，也可單獨(dú)使用。A／D轉(zhuǎn)換，采用雙A/D轉(zhuǎn)換，有常規(guī)的8位A／D轉(zhuǎn)換器ADC0809，還可以配置位數(shù)較高，速度較快的12位A／D轉(zhuǎn)換器MAX196。D／A轉(zhuǎn)換器，采用高速DA芯片0800。通用小鍵盤(pán)，本實(shí)驗(yàn)箱提供16個(gè)微動(dòng)開(kāi)關(guān)（4X4），可方便的進(jìn)行人機(jī)交互。具有單片機(jī)擴(kuò)展槽，由于實(shí)驗(yàn)箱上的所有資源（如數(shù)碼管、數(shù)據(jù)開(kāi)關(guān)、小鍵盤(pán)等）都可以借用，因此通過(guò)此擴(kuò)展槽可以開(kāi)發(fā)單片機(jī)及單片機(jī)接口實(shí)驗(yàn)。外圍擴(kuò)展口，為了便于開(kāi)發(fā)，本實(shí)驗(yàn)箱還預(yù)留一個(gè)40PIN的擴(kuò)展槽，用以與外圍電路的聯(lián)接。下載板采用CPLD/FPGA芯片，具有芯片集成度高、內(nèi)部資源豐富、用戶可用引腳多等顯著優(yōu)點(diǎn)，不易出現(xiàn)芯片內(nèi)部資源尚有空余而芯片引腳已用完的情況。CPLD/FPGA下載板上包含斷電芯片功能保持功能，并帶有COM1、COM2、COM3、COM4四個(gè)50腳的插針，使下載板易于與主板連接起來(lái)。下載板上也可作為應(yīng)用板使用。本實(shí)驗(yàn)裝置在PC機(jī)上還配有一個(gè)專用下載程序（CPLDDN4），供用戶下載程序。當(dāng)串行通信電纜分別與下載板和PC機(jī)相連后，通過(guò)此界面可以實(shí)現(xiàn)在MAX+PLUS下編寫(xiě)的電路（如圖形、波形、AHDL語(yǔ)言、VHDL語(yǔ)言編寫(xiě)的電路）進(jìn)行下載、寫(xiě)EEPROM和讀EEPROM。具有VGA接口、USB接口、PS/2接口、語(yǔ)音接口。實(shí)驗(yàn)箱配有128×64字符型液晶屏一塊。（二）、硬件結(jié)構(gòu)及原理圖本實(shí)驗(yàn)箱由實(shí)驗(yàn)板和下載板兩部分組成。下載板可以和主板配合完成數(shù)字電路及CPLD/FPGA的各種開(kāi)發(fā)和實(shí)驗(yàn),也可以單獨(dú)做實(shí)際應(yīng)用的應(yīng)用板。且具有模擬可編程下載板、VGA/PS2接口板、USB接口板、點(diǎn)陣顯示板。1．時(shí)鐘源 圖1-2050MHz信號(hào)源本實(shí)驗(yàn)箱CPLD/FPGA芯片由50MHz晶振提供振蕩頻率，接至P183管腳。為了方便操作，還為系統(tǒng)提供了約1Hz—1MHz連續(xù)可調(diào)的時(shí)鐘信號(hào)，接至CPLD/FPGA的P78腳，通過(guò)調(diào)節(jié)短路夾J1和J2來(lái)改變其輸出頻率值。22.1184MHz的時(shí)鐘信號(hào)接于CPLD/FPGA的80腳(P80)。

圖1-21可調(diào)信號(hào)源2．輸入開(kāi)關(guān)本實(shí)驗(yàn)箱中有１６個(gè)數(shù)據(jù)開(kāi)關(guān)（SW1——SW16），4個(gè)脈沖開(kāi)關(guān)（KP1——KP4）。在通常狀態(tài)下數(shù)據(jù)開(kāi)關(guān)和脈沖開(kāi)關(guān)為低電平。數(shù)據(jù)開(kāi)關(guān)和脈沖開(kāi)關(guān)可配合使用，也可單獨(dú)使用。若二者配合使用，在數(shù)據(jù)開(kāi)關(guān)為低電平時(shí)，按下脈沖開(kāi)關(guān)則產(chǎn)生一個(gè)高電平脈沖；在數(shù)據(jù)開(kāi)關(guān)為高電平時(shí)，按下脈沖開(kāi)關(guān)則產(chǎn)生一個(gè)低電平脈沖。其中１６個(gè)數(shù)據(jù)開(kāi)關(guān)與CPLD/FPGA的管腳的連接情況依次為:SW1-P103，SW2-P104，SW3-P111，SW4-P112，SW5-P113，SW6-P1114，SW7-P115，SW8-P116，SW9-P119，SW10-P120，SW11-P121，SW12-P122，SW13-P125，SW14-P126，SW15-P127，SW16-P128。同時(shí)與數(shù)據(jù)開(kāi)關(guān)和CPLD/FPGA相應(yīng)引腳相連的還有16個(gè)LED發(fā)光二極管，可以作為輸出使用。在作為輸出時(shí)，不論數(shù)據(jù)開(kāi)關(guān)和脈沖開(kāi)關(guān)為高電平還是低電平，均不影響其狀態(tài)。 圖1-22脈沖開(kāi)關(guān)脈沖開(kāi)關(guān)（KP1——KP4）與CPLD/FPGA的管腳的連接情況依次為P103,P104,P111,P112與數(shù)據(jù)開(kāi)關(guān)SW1—SW4復(fù)用CPLD/FPGA管腳。脈沖開(kāi)關(guān)經(jīng)RS觸發(fā)器去抖動(dòng)之后，便可實(shí)現(xiàn)在數(shù)據(jù)開(kāi)關(guān)為高電平時(shí)產(chǎn)生一個(gè)負(fù)脈沖，在數(shù)據(jù)開(kāi)關(guān)為低電平時(shí)產(chǎn)生一個(gè)正脈沖。此電路適合作計(jì)數(shù)器，暫存器的脈沖輸入。3．?dāng)?shù)碼管顯示本實(shí)驗(yàn)箱有１0個(gè)數(shù)碼管（SEG1——SEG10），采用共陰極８段LED顯示。其中SEG1——SEG2采用靜態(tài)顯示方式，SEG3——SEG10采用動(dòng)態(tài)掃描顯示方式。數(shù)碼管SEG1——SEG10與CPLD/FPGA的對(duì)應(yīng)管腳接法為： 圖1-24數(shù)碼管顯示原理圖SEG1(a,b,c,d,e,f,g,p)——P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169。SEG2(a,b,c,d,e,f,g,p)——P170,P172,P173,P174,P175,P176,P177,P179。其中P169、P179分別接到兩個(gè)數(shù)碼管的小數(shù)點(diǎn)上。其中SEG1、SEG2的８段輸入端分別與８?jìng)€(gè)LED發(fā)光二極管相連且同時(shí)顯示。LED發(fā)光二極管在實(shí)驗(yàn)箱上的標(biāo)志為D17—D32分別對(duì)應(yīng)P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169,P170,P172,P173,P174,P175,P176,P177,P179。圖1-25串行掃描數(shù)碼管原理圖 圖1-26串行掃描數(shù)碼管74138片選原理圖SEG3——SEG10的共陰公共端G經(jīng)74138譯碼并反相后分別與CPLD/FPGA的對(duì)應(yīng)管腳相連，74138的A、B、C三個(gè)輸入端分別接到CPLD/FPGA的P180、P186、P187管腳，由其控制各位分時(shí)選通，動(dòng)態(tài)掃描。SEG3——SEG10(a,b,c,d,e,f,g,p)的各段與CPLD/FPGA引腳的對(duì)應(yīng)關(guān)系為：P189、P190、P191、P192、P193、P195、P196、P197。如圖1-26所示。4．A／D轉(zhuǎn)換本實(shí)驗(yàn)箱A／D轉(zhuǎn)換采用雙A/D轉(zhuǎn)換，有8位A／D轉(zhuǎn)換器ADC0809與12位A／D轉(zhuǎn)換器MAX196。對(duì)于ADC0809只使用了一路模擬量輸入IN-1，其余７個(gè)模擬量輸入端均接到擴(kuò)展槽COM5。用戶可最多實(shí)現(xiàn)7路模擬量分時(shí)輸入。ADD-A,ADD-B,ADD-C為可選擇地址，分別接到CPLD/FPGA的對(duì)應(yīng)管腳P36,P37,P38START（啟動(dòng)信號(hào)）與ALE（地址鎖存信號(hào)）均接到CPLD/FPGA的對(duì)應(yīng)管腳P19。時(shí)鐘CLOCK端接到CPLD/FPGA的對(duì)應(yīng)管腳P40。EOC（轉(zhuǎn)換結(jié)束信號(hào)）接到CPLD/FPGA的對(duì)應(yīng)管腳P39,Enable接對(duì)應(yīng)的管腳P17。8位數(shù)字量輸出端由低（lsb2－8）到高（msb2－1）分別接到CPLD/FPGA的對(duì)應(yīng)管腳P24，P25，P26，P27P28，P29，P30，P31。對(duì)于MAX196，其VDD接外電源VCC（+5V），WR寫(xiě)端接P25，RD讀端接P24，INT端接P19，6路輸入與ADC0809復(fù)用，12位輸出（D0—D12）分別接P26,P27,P28,P29,P30,P31,P36,P37,P38,P39,P40,P41。用戶可以隨意的使用任意一種。 圖1-27A/D轉(zhuǎn)換器圖1-28A/D轉(zhuǎn)換器5．D／A轉(zhuǎn)換實(shí)驗(yàn)箱D／A轉(zhuǎn)換器DAC0800，參考電壓為VCC（＋5V），數(shù)字量由CPLD/FPGA輸入到DAC0800的DI0-DI7，與CPLD/FPGA管腳的對(duì)應(yīng)關(guān)系為：P132－DI0，P133－DI1，P134－DI2，P135－DI3，P136－DI4，P139－DI5，P140－DI6，P141－PDI7，P16—CS。模擬量輸出經(jīng)J3（COM2）輸出。 圖1-29D/A1轉(zhuǎn)換器DAC0800圖1-30D/A2轉(zhuǎn)換器DAC08006．單片機(jī)擴(kuò)展槽及外擴(kuò)槽在主板上留有一個(gè)模擬單片機(jī)擴(kuò)展槽，用于CPLD/FPGA模擬單片機(jī)之用，其與CPLD/FPGA的接口分別為，P0.0—P0.7(39—32)，對(duì)應(yīng)于P44，P45，P46，P47，P53，P54，P55，P56；P1.0—P1.7(1—8)，對(duì)應(yīng)于P57，P58，P60，P61，P62，P63，P64，P65；P2.0—P2.7(21—28)，對(duì)應(yīng)于P75，P74，P73，P71，P70，P69，P68，P67；P3.0—P3.7(10—17)，對(duì)應(yīng)于P83，P85，P86，P87，P88，P89，P90，P92；PSEN腳對(duì)應(yīng)于P194，ALE腳對(duì)應(yīng)于P79；RST腳對(duì)應(yīng)于P18。7．RS232接口 TXD（PC）接到RXD（CPLD/FPGA）的P182； RXD（PC）接到TXD（CPLD/FPGA）的P93。8．RS485接口 RS485的DI、RD分別接CPLD/FPGA的P167、P169管腳，DE、RE并聯(lián)后與CPLD/FPGA的P168相連。 圖1-31MAX487原理圖9．鍵盤(pán) 4X4鍵盤(pán)的接口電路如圖1-32所示：CPLD/FPGA的P141、P142、P143、P144管腳作為掃描碼輸出，分別接到鍵盤(pán)的輸入端，鍵盤(pán)的查詢輸出接到CPLD/FPGA的P147、P148、P149、P150四個(gè)管腳上。 圖1-32鍵盤(pán)接口示意圖10．?dāng)U展接口 圖1-33單片機(jī)接口圖(一)40PIN的擴(kuò)展槽COM6：為了外擴(kuò)使用，在主板上設(shè)置有一個(gè)40PIN的擴(kuò)展槽COM6，該擴(kuò)展槽與標(biāo)準(zhǔn)的51單片機(jī)仿真機(jī)接口兼容,其接口定義如下：1-PO57、2-VCC、3-PO58、4-PO44、5-PO60、6-PO45、7-PO61、8-PO46、9-PO62、10-PO47、11-PO63、12-PO53、13-PO64、14-PO54、15-PO65、16-PO55、17-P18、18-PO56、19-PO83、20-VCC、21-PO85、22-P79、23-PO86、24-PO93、25-PO87、26-PO67、27-PO88、28-PO68、29-PO89、30-PO69、31-PO90、32-PO70、33-PO92、34-PO71、35-XTAL2、36-PO73、37-XTAL1、38-PO74、39-GND、40-PO75。其中POXX表示CPLD/FPGA的管腳經(jīng)過(guò)電阻后與擴(kuò)展口相連。 圖1-34單片機(jī)接口圖（二）PS2接口：圖1-35PS2接口圖26PIN的擴(kuò)展槽COM5：其與CPLD/FPGA對(duì)應(yīng)的管腳在主板上已標(biāo)明，此擴(kuò)展槽可供用戶根據(jù)自己的需要使用，。圖1-3626PIN_COM5接口圖

圖1-3726PIN_COM5接口匹配電阻功放部分電路： 圖1-38功放電路示意圖音頻前項(xiàng)通道部分電路： 圖1-39電壓處理

圖1-40雙聲道及話筒前置處理電路實(shí)驗(yàn)一：QuartusII軟件的基本操作與應(yīng)用一、實(shí)驗(yàn)?zāi)康模?、通過(guò)一個(gè)簡(jiǎn)單的3－8譯碼器的設(shè)計(jì)，掌握組合邏輯電路的設(shè)計(jì)方法。2、掌握組QuartusII軟件的基本操作。3、初步了解可編程器件設(shè)計(jì)的全過(guò)程。二、實(shí)驗(yàn)步驟：一)、新建項(xiàng)目首先新建一個(gè)項(xiàng)目來(lái)管理所要新建的各種文件，方法是：在QuartusⅡ環(huán)境下，打開(kāi)菜單File，選擇子菜單NewProjectWizard后，打開(kāi)如下圖1所示窗口，按照向?qū)Т翱诘奶崾?，?chuàng)建新項(xiàng)目。圖1新建項(xiàng)目窗口1點(diǎn)擊圖3-3中的“Next”按鈕，在下圖2所示窗口中輸入有關(guān)的路徑名和項(xiàng)目名稱后，按下“Finish”按鈕，即可完成新建項(xiàng)目的工作。新項(xiàng)目的保存路徑新項(xiàng)目的名稱新項(xiàng)目的保存路徑新項(xiàng)目的名稱新項(xiàng)目中頂層模塊的名稱注意：該名稱應(yīng)與新項(xiàng)目的名稱一致圖2新建項(xiàng)目窗口2二)、原理圖設(shè)計(jì)與編譯原理圖的設(shè)計(jì)與編譯在CompileMode（編譯模式）下進(jìn)行。1新建原理圖文件打開(kāi)File菜單，選擇New，出現(xiàn)如下圖3所示“新建”窗口。圖3新建窗口在圖3-5所示的“DeviceDesignFiles”標(biāo)簽中，選擇“BlockDiagram/SchematicFile”項(xiàng)，按下“OK”按鈕即可打開(kāi)原理圖編輯器(如圖4所示)，進(jìn)行原理圖的設(shè)計(jì)與編輯。Block&SymbolEditorsBlock&SymbolEditors圖4原理圖編輯器選擇“Block&SymbolEditors”中的不同器件(如圖5所示)，在編輯區(qū)中就可完成原理圖的設(shè)計(jì)編輯。元器件翻轉(zhuǎn)工具元器件翻轉(zhuǎn)工具元器件單線連接線總線連接線文本工具圖5Block&SymbolEditors添加元器件可點(diǎn)擊“Block&SymbolEditors”中元器件符號(hào)，或在編輯區(qū)的空白處雙擊鼠標(biāo)左鍵，出現(xiàn)“Symbol”對(duì)話框，在“Libraries”中選擇所需元器件，或直接在“Name”文本框中輸入元器件名稱，如74138（3-8譯碼器），點(diǎn)擊“OK”按鈕，將元器件拖放到編輯區(qū)中。圖6Symbol對(duì)話框按照設(shè)計(jì)需要，使用“單線連接線”或“總線連接線”將各器件的引腳連接起來(lái)。總線的命名采用數(shù)組形式，如out[7..0]，與總線相連的引腳也采用相同的數(shù)組形式命名；若需從總線中引出單線時(shí)，須指出各單線對(duì)應(yīng)的總線位號(hào)（雙擊線條即可命名）。(如圖7所示)兩根連接線，若名稱相同，亦表示兩線為連通狀態(tài)。(如圖8所示)圖7連線示意圖1圖8連線示意圖2選擇某一元器件，點(diǎn)擊“元器件翻轉(zhuǎn)工具”按鈕，即可改變?cè)骷_順序及擺放方向(如圖9所示)。圖9元器件翻轉(zhuǎn)工具使用效果2編譯原理圖原理圖設(shè)計(jì)完成后，在編譯模式下，點(diǎn)擊“?”按鈕進(jìn)行編譯，編譯無(wú)誤將彈出編譯成功對(duì)話框；編譯如有錯(cuò)誤，請(qǐng)根據(jù)“調(diào)試信息”框中的錯(cuò)誤提示修改原理圖，直至編譯通過(guò)。生成成功后將彈出成功對(duì)話框。(如圖10所示)圖10編譯模式按鈕及編譯成功對(duì)話框3生成自定義芯片原理圖編譯通過(guò)后，可根據(jù)用戶需要，設(shè)計(jì)生成自定義芯片。打開(kāi)“Tools”菜單，選擇“CreatSymbolForCurrentFile”菜單項(xiàng)(如圖11所示)，就可生成自己定義的芯片，芯片的名稱就是編譯通過(guò)的原理圖的名稱。用戶即可在“Symbol”對(duì)話框“Libraries”文本框的“Project”菜單下找到自己設(shè)計(jì)的芯片(如圖12所示)。圖11自定義芯片生成菜單項(xiàng)圖12自定義芯片選擇界面4創(chuàng)建向量波形文件當(dāng)原理圖編譯完成后，需要新建波形文件，以便利用波形文件對(duì)前面完成的設(shè)計(jì)進(jìn)行仿真分析。本過(guò)程需要在SimulateMode（仿真模式）下進(jìn)行。打開(kāi)“新建”窗口，在“OtherFiles”標(biāo)簽中選擇“VectorwaveformFile”（如圖13所示），按下“OK”按鈕，即可新建一個(gè)波形文件。圖13波形文件新建界面波形文件編輯界面如下圖14所示，分為兩個(gè)區(qū)域，左側(cè)為節(jié)點(diǎn)編輯區(qū)，右側(cè)為波形仿真區(qū)；圖14波形文件新建界面在左側(cè)節(jié)點(diǎn)編輯區(qū)的空白處雙擊鼠標(biāo)左鍵，彈出“節(jié)點(diǎn)/總線插入”對(duì)話框（如圖15所示），添加輸入、輸出節(jié)點(diǎn)；圖15節(jié)點(diǎn)/總線插入界面點(diǎn)擊圖16中的“NodeFinder”按鈕，將彈出“NodeFinder”窗口，如圖17所示。在該界面“Filter”下拉菜單中選擇“Pins：all”，點(diǎn)擊“Start”按鈕后，在窗口的左半邊的“NodeFinder”列表框中，將顯示原理圖中所有的輸入、輸出節(jié)點(diǎn)，可從中選擇你所需要的節(jié)點(diǎn)，添加到右側(cè)的“SelectedNodes”列表框中（如圖18所示）。被選中的節(jié)點(diǎn)信號(hào)將作為波形文件的輸入輸出信號(hào)。點(diǎn)擊“OK”按鈕，即可回到波形文件編輯界面（如圖18所示）。接下來(lái)，可在波形文件編輯界面右側(cè)的波形仿真區(qū)中，按周期設(shè)置輸入節(jié)點(diǎn)信號(hào)的初始值（周期長(zhǎng)度可在菜單Time—GridSize中設(shè)置，如圖19所示）。設(shè)置初值的方法是：按住鼠標(biāo)左鍵，選中某節(jié)點(diǎn)信號(hào)的某個(gè)周期，從“波形編輯器”中選擇適當(dāng)?shù)闹?，即可完成初始值的設(shè)定，如圖19所示。設(shè)定完畢，就可以單擊運(yùn)行仿真按鈕（如圖20所示）進(jìn)行波形仿真，分析輸入輸出波形了。仿真的結(jié)果如圖21所示。圖16“NodeFinder”窗口界面圖17“SelectedNodes”窗口界面 圖18波形文件編輯界面圖19波形文件周期長(zhǎng)度的設(shè)定界面波形編輯器波形編輯器圖20波形文件輸入節(jié)點(diǎn)信號(hào)初始值的設(shè)定界面圖21波形仿真結(jié)果界面由于仿真時(shí)默認(rèn)采用Timing（時(shí)序）模式，因此輸出波形中會(huì)出現(xiàn)延時(shí)或毛刺現(xiàn)象。要解決這個(gè)問(wèn)題，可以在菜單Processing—SimulatorSettings中將mode改為Functional（功能）模式（如圖23所示），重新仿真即可。修改模式后，仿真結(jié)果如圖24所示，延時(shí)和毛刺現(xiàn)象消失。圖23波形仿真模式設(shè)置界面圖24“Functional”模式下波形仿真結(jié)果界面三)、器件的選擇與引腳的鎖定與下載1、器件的選擇在管理窗口中選擇Processing/CompilerSettings，點(diǎn)擊Chips＆Dvices，這時(shí)彈出如下窗口(本實(shí)驗(yàn)箱按圖中進(jìn)行選擇)2、輸入、輸出管腳配置：點(diǎn)擊工具欄的低層編輯和尋找節(jié)點(diǎn)，就會(huì)跳出低層編輯示意圖，如圖2-66所示。該圖的左邊為輸入、輸出管腳以及寄存器的瀏覽器，在Filter框中選取不同的過(guò)濾器（如Pins:all,Pins:unassigned,Pins:assigned等），點(diǎn)擊Start按扭，在Nodesfound框中就會(huì)有不同的結(jié)果。選取Pins:unassigned點(diǎn)擊Start按扭后，在Nodesfound框會(huì)列出所有目前尚未分配的輸入、輸出管腳名稱。用鼠標(biāo)左鍵拖住該名稱放到右面floorplan對(duì)應(yīng)的I/O或全局輸入管腳上即可。拖放成功后再點(diǎn)擊start按扭，Nodefound框的內(nèi)容就會(huì)得到刷新。按此方法可以逐一將對(duì)應(yīng)的管腳分配完畢，再次點(diǎn)擊Startcompiler就可以形成“counter.pof”等可以下載的文件。（四）、器件的下載編程與硬件實(shí)現(xiàn)實(shí)驗(yàn)箱電路板上的連線用三位撥碼開(kāi)關(guān)代表譯碼器的輸入A、B、C，分別與EPF1K100QC208-3芯片的管腳相連；用LED燈或另八位撥碼開(kāi)關(guān)來(lái)表示譯碼器的輸出，將D0...D7對(duì)應(yīng)的管腳分別與8只LED或撥碼開(kāi)關(guān)等相連(A-103,B-104,C-111,D0～D7:161,162,163,164,166,167,168,169).三、實(shí)驗(yàn)報(bào)告1．總結(jié)用QuartusII開(kāi)發(fā)系統(tǒng)對(duì)邏輯電路進(jìn)行設(shè)計(jì)、仿真的操作步驟。2．討論用CPLD/FPGA開(kāi)發(fā)系統(tǒng)進(jìn)行邏輯電路設(shè)計(jì)的特點(diǎn)與優(yōu)越性。3．討論在設(shè)計(jì)過(guò)程中遇到的問(wèn)題、解決的過(guò)程以及收獲體會(huì)。實(shí)驗(yàn)二全加器設(shè)計(jì)、仿真與下載實(shí)驗(yàn)?zāi)康?．熟練掌握MAX+PLUSⅡ的使用。2．掌握一位全加器的設(shè)計(jì)方法、學(xué)會(huì)用一位全加器組成四位全加器。3．掌握CPLD/FPGA開(kāi)發(fā)系統(tǒng)硬件電路的下載及測(cè)試。4．學(xué)習(xí)模塊化電路設(shè)計(jì)方法。實(shí)驗(yàn)儀器設(shè)備1．PC機(jī)一臺(tái)2．KHF-5CPLD/FPGA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)一套。實(shí)驗(yàn)要求1．預(yù)習(xí)組合電路中一位、四位全加器的設(shè)計(jì)方法。2．預(yù)習(xí)CPLD/FPGA開(kāi)發(fā)系統(tǒng)（硬件電路）中的開(kāi)關(guān)及發(fā)光管的使用方法。3．預(yù)習(xí)本次實(shí)驗(yàn)內(nèi)容。4．用圖形編輯方法輸入電路。四．實(shí)驗(yàn)內(nèi)容及操作步驟1．設(shè)計(jì)一位全加器圖2-1一位全加器（1）完成電路的輸入,以及對(duì)引腳的命名等（參考電路如圖2）。（2）對(duì)一位全加器進(jìn)行編譯、仿真與下載。（3）點(diǎn)擊File菜單的CreateDefaultSymbol項(xiàng)，創(chuàng)建缺省模塊。2．利用一位全加器模塊進(jìn)行四位全加器的設(shè)計(jì)。（1）創(chuàng)建一個(gè)新的項(xiàng)目，新建文件。在新打開(kāi)的圖形編輯區(qū)雙擊左鍵，從EnterSymbol對(duì)話框中的用戶目錄（自創(chuàng)目錄）下選擇模塊名。（2）連接線路，并進(jìn)行編譯（如圖６）。（3）點(diǎn)擊Assign菜單的Device項(xiàng)選擇芯片。（4）管腳分配（建議使用16個(gè)數(shù)據(jù)開(kāi)關(guān)（SW1——SW16）觀察，對(duì)應(yīng)實(shí)驗(yàn)箱：輸入P103、P104、P111、P112、P113…P128，輸出可用發(fā)光二極管P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169,P170,P172,P173,P174,P175,P176,P177,P179。）。（5）后編譯，并進(jìn)行下載。（6）仿真并記錄仿真波形。（7）觀察并記錄實(shí)驗(yàn)結(jié)果。圖2-2四位全加器五、用VHDL設(shè)計(jì)一位半加器，創(chuàng)建缺省模塊，再用原件例化方式進(jìn)行一位全加器的設(shè)計(jì)，最后設(shè)計(jì)為4位全加器。六．實(shí)驗(yàn)報(bào)告1．總結(jié)模塊化電路設(shè)計(jì)的方法。2．總結(jié)quartusⅡ進(jìn)行電路設(shè)計(jì)的實(shí)質(zhì)。3．總結(jié)用quartusⅡ進(jìn)行電路設(shè)計(jì)的一般步驟。實(shí)驗(yàn)三基本組合邏輯電路設(shè)計(jì)一實(shí)驗(yàn)?zāi)康?掌握VHDL語(yǔ)言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法。2掌握VHDL語(yǔ)言的組合電路設(shè)計(jì)方法。二幾種常用的組合邏輯電路（一）8-3優(yōu)先編碼器（參考P78例3-32）實(shí)驗(yàn)原理常用的編碼器有：4-2編碼器、編碼器、16-4編碼器，下面我們用一個(gè)8-3編碼器的設(shè)計(jì)來(lái)介紹編碼器的設(shè)計(jì)方法。A編碼器BCDEA編碼器BCDEGENDOUT0DOUT1DOUT2FH 圖3-18-3編碼器表3-18-3優(yōu)先編碼器真值表輸入輸出ENABCDEFGHDOUT0DOUT1DOUT20XXXXXXXXZZZ11XXXXXXX000101XXXXXX1001001XXXXX01010001XXXX110100001XXX0011000001XX10110000001X011100000001111實(shí)驗(yàn)步驟：1編程實(shí)現(xiàn)設(shè)一個(gè)8-3優(yōu)先編碼器（可用if…elseif語(yǔ)句或條件信號(hào)賦值語(yǔ)句）。2將編輯好的電路進(jìn)行編譯和仿真。3輸入信號(hào)接實(shí)驗(yàn)箱的撥碼開(kāi)關(guān)，輸出信號(hào)接發(fā)光二極管。改變撥碼開(kāi)關(guān)的狀態(tài)，觀察實(shí)驗(yàn)結(jié)果。（二）多路數(shù)據(jù)選擇器實(shí)驗(yàn)原理在VHDL語(yǔ)言中描述一個(gè)8選一的多路選擇器的方法有多種，例如：在一個(gè)進(jìn)程中使if-then-else語(yǔ)句；在一個(gè)進(jìn)程中使用case語(yǔ)句；使用withselect構(gòu)造或使用結(jié)構(gòu)VHDL。推薦進(jìn)程中使用case語(yǔ)句。但無(wú)論使用哪一種描述方法，綜合得到的結(jié)果是相同的。8選1多路選擇器結(jié)構(gòu)圖如圖3-2所示。（可參考教材P42-44例1-3）圖3-28選1多路選擇器實(shí)驗(yàn)內(nèi)容：設(shè)計(jì)并實(shí)現(xiàn)一個(gè)8選1多路數(shù)據(jù)選擇器（可用case語(yǔ)句、條件信號(hào)賦值語(yǔ)句、選擇信號(hào)賦值語(yǔ)句）。實(shí)驗(yàn)步驟：1編程實(shí)現(xiàn)設(shè)一個(gè)8選1多路數(shù)據(jù)選擇器。2將編輯好的電路進(jìn)行編譯和仿真。3輸入信號(hào)接實(shí)驗(yàn)箱的撥碼開(kāi)關(guān)，輸出信號(hào)接發(fā)光二極管。改變撥碼開(kāi)關(guān)的狀態(tài)，觀察實(shí)驗(yàn)結(jié)果。（三）七人表決器實(shí)驗(yàn)原理：使用7個(gè)電平開(kāi)關(guān)作為表決器的7個(gè)輸入變量，輸入為電平“1”時(shí)表示表決者“贊同”，輸入為電平“0”時(shí)表示表決者“不贊同”。當(dāng)表決器的7個(gè)輸入變量中有不少于4個(gè)輸入變量輸入“1”，那么表決結(jié)果輸出邏輯高電平，表示表決“通過(guò)”，否則，輸出邏輯低電平，表示表決“不通過(guò)”。七人表決器的可選設(shè)計(jì)方案非常多，可以采用使用全加器的組合邏輯。使用VHDL進(jìn)行設(shè)計(jì)的時(shí)候，可以選擇行為級(jí)描述、寄存器級(jí)描述，結(jié)構(gòu)描述等方法。當(dāng)采用行為級(jí)描述的時(shí)候，采用一個(gè)變量記載選舉通過(guò)的總?cè)藬?shù)。當(dāng)這個(gè)變量的數(shù)值大于等于4時(shí)，表決通過(guò)，綠燈亮；否則表決不通過(guò)，黃燈亮。因此，設(shè)計(jì)時(shí)，需要檢查每一個(gè)輸入的電平，并且將邏輯高電平的輸入數(shù)目進(jìn)行相加，并且進(jìn)行判斷，從而決定表決是否通過(guò)。實(shí)驗(yàn)內(nèi)容1．使用VHDL實(shí)現(xiàn)上述描述。2．下載并且驗(yàn)證結(jié)果。三實(shí)驗(yàn)報(bào)告：1．簡(jiǎn)要說(shuō)明實(shí)驗(yàn)步驟。2．寫(xiě)出實(shí)驗(yàn)用的VHDL源程序。3．記錄仿真結(jié)果（波形），說(shuō)明輸出延時(shí)情況。4.記錄可編程器件與撥碼開(kāi)關(guān)和發(fā)光二極管的連接情況。5.記錄實(shí)驗(yàn)結(jié)果，并分析其結(jié)果的正確性。實(shí)驗(yàn)四基本時(shí)序邏輯電路的VHDL模型一、實(shí)驗(yàn)?zāi)康?掌握簡(jiǎn)單的VHDL程序設(shè)計(jì)。2掌握VHDL語(yǔ)言對(duì)基本時(shí)序邏輯電路的建模。二、實(shí)驗(yàn)內(nèi)容分別設(shè)計(jì)并實(shí)現(xiàn)鎖存器、觸發(fā)器的VHDL模型。寄存(鎖存)器1實(shí)驗(yàn)原理寄存器用于寄存一組二值代碼，廣泛用于各類數(shù)字系統(tǒng)。因?yàn)橐粋€(gè)觸發(fā)器能儲(chǔ)存1位二值代碼，所以用N個(gè)觸發(fā)器組成的寄存器能儲(chǔ)存一組N位的二值代碼。2實(shí)驗(yàn)內(nèi)容：實(shí)現(xiàn)同步鎖存器（同步鎖存器指復(fù)位和加載功能全部與時(shí)鐘同步，復(fù)位端的優(yōu)先級(jí)最高。在數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，采用完全同步的鎖存器，可以避免時(shí)序錯(cuò)誤。）附：一個(gè)8位寄存器的VHDL描述。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL;ENTITYREGISPORT(D：INSTD_LOGIC_VECTOR(0TO7);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(0TO7));ENDREG;ARCHITECTUREARTOFREGISBEGINPROCESS(CLK)BEGINIF(CLK'EVENTANDCLK=‘1’)THENQ<=D;ENDIF;ENDPROCESS;ENDART;（二）觸發(fā)器實(shí)驗(yàn)內(nèi)容：1、D觸發(fā)器1）、帶異步置位的D觸發(fā)器（當(dāng)時(shí)鐘信號(hào)或置位信號(hào)有跳變時(shí)激活進(jìn)程。如果置位信號(hào)有效（高電平），D觸發(fā)器被置位，輸出信號(hào)高電平，如果置位信號(hào)無(wú)效，此時(shí)時(shí)鐘信號(hào)出現(xiàn)上升沿，D觸發(fā)器輸出信號(hào)變?yōu)檩斎胄盘?hào)）；2）、帶異步復(fù)位和置位的D觸發(fā)器（當(dāng)時(shí)鐘信號(hào)、復(fù)位信號(hào)或置位信號(hào)有跳變時(shí)激活進(jìn)程。如果復(fù)位信號(hào)有效（高電平），D觸發(fā)器被復(fù)位，輸出信號(hào)低電平；如果復(fù)位信號(hào)無(wú)效置，而置位信號(hào)有效（高電平），D觸發(fā)器被置位，輸出信號(hào)高電平，如果復(fù)位信號(hào)和置位信號(hào)都無(wú)效，此時(shí)時(shí)鐘信號(hào)出現(xiàn)上升沿，D觸發(fā)器輸出信號(hào)變?yōu)檩斎胄盘?hào)）。附：最簡(jiǎn)單的D觸發(fā)器，沒(méi)有復(fù)位和職位信號(hào)。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDCFQISPORT(D,CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC);ENDDCFQ;ARCHITECTUREARTOFDCFQISBEGINPROCESS(CLK)BEGINIF(CLK'EVENTANDCLK=‘1’)THEN--時(shí)鐘上升沿觸發(fā)Q<=D;ENDIF;ENDPROCESS;ENDART;上述觸發(fā)器為最簡(jiǎn)單的D觸發(fā)器，沒(méi)有復(fù)位和職位信號(hào)。根據(jù)上例寫(xiě)一個(gè)2、JK觸發(fā)器從真值表可以看出，PRN=0時(shí)，觸發(fā)器置數(shù)，Q=’1’；CLRN=0時(shí)，觸發(fā)器清零，Q=’0’；當(dāng)PRN=CLRN=J=K=’1’時(shí)，在CLK上升沿的時(shí)候，觸發(fā)器翻轉(zhuǎn)。3)RS觸發(fā)器四、實(shí)驗(yàn)報(bào)告1、簡(jiǎn)要說(shuō)明實(shí)驗(yàn)步驟。2、寫(xiě)出實(shí)驗(yàn)用的VHDL源程序。3、記錄仿真結(jié)果（波形），說(shuō)明輸出延時(shí)情況。4、記錄實(shí)驗(yàn)結(jié)果，并分析其結(jié)果的正確性。5、說(shuō)明實(shí)驗(yàn)中遇到的問(wèn)題及解決方法，寫(xiě)出實(shí)驗(yàn)心得體會(huì)。實(shí)驗(yàn)五：計(jì)數(shù)器及七段數(shù)碼顯示譯碼器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模?進(jìn)一步掌握VHDL語(yǔ)言的基本結(jié)構(gòu)及設(shè)計(jì)的輸入方法；2掌握VHDL語(yǔ)言的時(shí)序電路的設(shè)計(jì)方法；3學(xué)習(xí)七段數(shù)碼顯示譯碼器設(shè)計(jì)；4學(xué)習(xí)VHDL的CASE語(yǔ)句應(yīng)用及多層次設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容（一）七段數(shù)碼顯示譯碼器設(shè)計(jì)七段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進(jìn)制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制的，所以輸出表達(dá)式都是十六進(jìn)制的，為了滿足十六進(jìn)制的譯碼顯示，最方便的方法就是利用譯碼程序在FPGA/CPLD中實(shí)現(xiàn)。作為七段譯碼器，輸出信號(hào)LED7S的輸出分別接數(shù)碼管的7個(gè)段。(參考P141圖4-87)。（二）計(jì)數(shù)器1、設(shè)計(jì)一個(gè)帶使能輸入、進(jìn)位輸出及同步清0的增1十進(jìn)制計(jì)數(shù)器，波形圖見(jiàn)圖管腳分配：輸入時(shí)鐘管腳clk-P78；同步清0管腳clr-P103，使能輸入管腳en-P104，輸出接一個(gè)數(shù)碼管，管腳分配對(duì)應(yīng)為161、162、163、164、166、167、168；進(jìn)位位管腳P111（或170）。2、設(shè)計(jì)一個(gè)用數(shù)碼管顯示的60進(jìn)制同步計(jì)數(shù)器，個(gè)位顯示0~9，十位顯示0~5。算法設(shè)計(jì)：個(gè)位計(jì)數(shù)器的模M=10，十位計(jì)數(shù)器的模M=6。用IF語(yǔ)句描述計(jì)數(shù)器。管腳分配：輸入時(shí)鐘管腳clk-P78，兩個(gè)數(shù)碼管管腳分別為：SEG1(a,b,c,d,e,f,g,p)——P161,P162,P163,P164P166,P167,P168,P169。SEG2(a,b,c,d,e,f,g,p)——P170,P172,P173,P174,P175,P176,P177,P179附：24進(jìn)制計(jì)數(shù)器libraryieee;-------調(diào)用庫(kù)useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitytwelveto1is-------實(shí)體描述port(clk:instd_logic;--------端口說(shuō)明outputa:outstd_logic_vector(0to6);outputb:outstd_logic_vector(0to6));endtwelveto1;architecturearch_twelveto1oftwelveto1is--------結(jié)構(gòu)體描述signalsa:std_logic_vector(3downto0);signalsb:std_logic_vector(3downto0);beginprocess(clk)--------進(jìn)程語(yǔ)句描述beginif(clk'eventandclk='1')then--------二十四歸一條件語(yǔ)句模塊if(sa=3andsb=2)thensa<="0000";sb<="0000";elseifsa=9thensa<="0000";sb<=sb+1;elsesa<=sa+1;endif;endif;endif;endprocess;withsaselect--段碼轉(zhuǎn)換模塊outputa<="0110000"when"0001",--1 "1101101"when"0010", --2 "1111001"when"0011", --3 "0110011"when"0100", --4 "1011011"when"0101", --5 "1011111"when"0110", --6 "1110000"when"0111", --7 "1111111"when"1000", --8 "1111011"when"1001", --9 "1110111"when"1010", --A "0011111"when"1011", --b "1001110"when"1100", --C "0111101"when"1101", --d "1001111"when"1110", --E "1000111"when"1111", --F "1111110"whenothers; --0withsbselect--段碼轉(zhuǎn)換模塊outputb<="0110000"when"0001",--1 "1101101"when"0010", --2 "1111001"when"0011", --3 "0110011"when"0100", --4 "1011011"when"0101", --5 "1011111"when"0110", --6 "1110000"when"0111", --7 "1111111"when"1000", --8 "1111011"when"1001", --9 "1110111"when"1010", --A "0011111"when"1011", --b "1001110"when"1100", --C "0111101"when"1101", --d "1001111"when"1110", --E "1000111"when"1111", --F "1111110"whenothers; --0endarch_twelveto1;3、設(shè)計(jì)一個(gè)分頻電路：已知cpld／fpga信號(hào)源脈沖頻率為50M，試編寫(xiě)一分頻程序，得到一周期為1秒（頻率為1Hz4、設(shè)計(jì)60進(jìn)制計(jì)數(shù)器，計(jì)數(shù)頻率為1Hz，并用七段數(shù)碼管顯示。三、實(shí)驗(yàn)報(bào)告1、簡(jiǎn)要說(shuō)明實(shí)驗(yàn)步驟。2、寫(xiě)出實(shí)驗(yàn)用的VHDL源程序。3、記錄仿真結(jié)果（波形），說(shuō)明輸出延時(shí)情況。4、記錄實(shí)驗(yàn)結(jié)果，并分析其結(jié)果的正確性。5、說(shuō)明實(shí)驗(yàn)中遇到的問(wèn)題及解決方法，寫(xiě)出實(shí)驗(yàn)心得體會(huì)。實(shí)驗(yàn)六簡(jiǎn)單數(shù)字鐘設(shè)計(jì)數(shù)字鐘是一個(gè)將“時(shí)”，“分”，“秒”顯示于人的視覺(jué)器官的計(jì)時(shí)裝置。它的計(jì)時(shí)周期為24小時(shí)，顯示滿刻度為23時(shí)59分59秒，另外應(yīng)有校時(shí)功能和報(bào)時(shí)功能。干電路系統(tǒng)由秒信號(hào)發(fā)生器、“時(shí)、分、秒”計(jì)數(shù)器組成?！懊胗?jì)數(shù)器”采用60進(jìn)制計(jì)數(shù)器，每累計(jì)60秒發(fā)現(xiàn)一個(gè)“分脈沖”信號(hào)，該信號(hào)將作為“分計(jì)數(shù)器”的時(shí)鐘脈沖。“分計(jì)數(shù)器”也采用60進(jìn)制計(jì)數(shù)器，每累計(jì)60分鐘，發(fā)出一個(gè)“時(shí)脈沖”信號(hào)，該信號(hào)將被送到“時(shí)計(jì)數(shù)器”?！皶r(shí)計(jì)數(shù)器”采用24進(jìn)制計(jì)時(shí)器，可實(shí)現(xiàn)對(duì)一天24小時(shí)的累計(jì)。基本要求：實(shí)現(xiàn)時(shí)分秒的準(zhǔn)確計(jì)時(shí)（可采用完全VHDL實(shí)現(xiàn)；也可用混合輸入設(shè)計(jì)，底層VHDL，頂層用原理圖電路設(shè)計(jì)）拓展要求：1、加入校時(shí)校分電路；2、加入整點(diǎn)/定點(diǎn)報(bào)時(shí)功能。附：1、串行掃描顯示電路設(shè)計(jì)：通過(guò)用VHDL語(yǔ)言設(shè)計(jì)串形掃描顯示電路用VHDL設(shè)計(jì)，示例如下：、libraryieee;-------調(diào)用庫(kù)useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitytcxis-------實(shí)體說(shuō)明port(inclk:instd_logic;-------輸入輸出定義outa:outstd_logic_vector(6downto0);outb:outstd_logic_vector(2downto0));endtcx;architecturearth_tcxoftcxis--------結(jié)構(gòu)體定義signalma:std_logic_vector(2downto0);signalmb:std_logic_vector(3downto0);signalfp:std_logic_vector(24downto0);signalf:std_logic;beginprocess(inclk)---------進(jìn)程說(shuō)明beginif(inclk'eventandinclk='1')then---------分頻模塊iffp=24999999thenfp<="0000000000000000000000000";f<=notf;elsefp<=fp+1;endif;endif;endprocess;process(f)---------掃描輸出模塊beginif(f'eventandf='1')thenma<=ma+1;mb<=mb+1;endif;endprocess;Outb<=ma;withmbselect---------段碼轉(zhuǎn)換模塊outa<= "0110000"when"0001", --1 "1101101"when"0010", --2 "1111001"when"0011", --3 "0110011"when"0100", --4 "1011011"when"0101", --5 "1011111"when"0110", --6 "1110000"when"0111", --7 "1111111"when"1000",--8 "1111011"when"1001", --9 "1110111"when"1010", --A "0011111"when"1011",--b "1001110"when"1100", --C "0111101"when"1101", --d "1001111"when"1110", --E "1000111"when"1111", --F "1111110"whenothers; --0endarth_tcx;動(dòng)態(tài)顯示的十進(jìn)制計(jì)數(shù)器libraryieee;--調(diào)用庫(kù)useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycounteris-------實(shí)體說(shuō)明port(inclk:instd_logic;--輸入輸出定義outa:outstd_logic_vector(0to7);outb:outstd_logic_vector(2downto0));endcounter;architecturearth_tcxofcounteris--------結(jié)構(gòu)體定義signalst:std_logic_vector(2downto0);signalma:std_logic_vector(3downto0);signalfp:std_logic_vector(15downto0);signalhm:std_logic_vector(8downto0);signalf,fpb:std_logic;beginprocess(inclk)---------進(jìn)程說(shuō)明beginif(inclk'eventandinclk='1')then---------1KHz分頻模塊iffp=24999thenfp<="0000000000000000";f<=notf;elsefp<=fp+1;endif;endif;endprocess; process(fpb)beginif(f'eventandf='1')thenst<=st+1;endif;endprocess;---------1Hz分頻模塊 process(f)beginif(f'eventandf='1')thenifhm=499thenhm<="000000000";fpb<=notfpb;elsehm<=hm+1;endif;endif;endprocess;process(fpb)beginif(fpb'eventandfpb='1')thenifma=9then ma<="0000"; elsema<=ma+1;en