10.4.2-3 焊盤輸出單元與雙向三態(tài)單元

1第十章數(shù)字集成電路基本單元與版圖10.1TTL基本電路10.2CMOS基本門電路及版圖實(shí)現(xiàn)10.3數(shù)字電路標(biāo)準(zhǔn)單元庫設(shè)計(jì)10.4焊盤輸入輸出單元10.5了解CMOS存儲(chǔ)器2反相器鏈驅(qū)動(dòng)結(jié)構(gòu)假設(shè)反相器的輸入電容等于Cg，如果負(fù)載電容CL和Cg的CL/Cg=Y時(shí)，則直接用內(nèi)部反相器驅(qū)動(dòng)該負(fù)載電容所產(chǎn)生的總延遲時(shí)間為ttol=Y·τ。如果采用反相器鏈的驅(qū)動(dòng)結(jié)構(gòu)，器件的尺寸逐級(jí)放大f倍，則每一級(jí)所需的時(shí)間都是f·τ，N級(jí)反相器需要的總時(shí)間是N·f·τ。由于每一級(jí)的驅(qū)動(dòng)能力放大f倍，N級(jí)反相器的驅(qū)動(dòng)能力就放大了fN倍，所以f

N＝Y(jié)。對(duì)此式兩邊取對(duì)數(shù)，得：

N=lnY/lnf反相器鏈的總延遲時(shí)間ttol=N*f*τ=(f/lnf)*τ*lnY

10.4.2輸出單元1.反相輸出I/O

PAD3圖10.41直接驅(qū)動(dòng)和反相器鏈驅(qū)動(dòng)負(fù)載時(shí)的延遲時(shí)間曲線

當(dāng)采用反相器鏈驅(qū)動(dòng)負(fù)載時(shí)，假設(shè)反相器尺寸放大比例f分別為1.5、2.7、5、10、15，則各反相器鏈總延遲時(shí)間函數(shù)如圖中的對(duì)數(shù)曲線所示。可以看到，當(dāng)f為2.7（e的近似值）時(shí)，總延遲時(shí)間最小。42.同相輸出I/O

PAD同相輸出實(shí)際上就是“反相＋反相”，或采用偶數(shù)級(jí)的反相器鏈。為什么不直接從內(nèi)部電路直接輸出呢？主要是驅(qū)動(dòng)能力問題。利用鏈?zhǔn)浇Y(jié)構(gòu)可以大大地減小內(nèi)部負(fù)荷。即內(nèi)部電路驅(qū)動(dòng)一個(gè)較小尺寸的反相器，這個(gè)反相器再驅(qū)動(dòng)大的反相器，在同樣的內(nèi)部電路驅(qū)動(dòng)能力下才能獲得較大的外部驅(qū)動(dòng)。53.三態(tài)輸出I/O

PAD所謂三態(tài)輸出是指單元除了可以輸出“0”，“1”邏輯外，還可高阻輸出，即單元具有三種輸出狀態(tài)。同樣，三態(tài)輸出的正常邏輯信號(hào)也可分為反相輸出和同相輸出。圖10.42同相三態(tài)輸出單元電路結(jié)構(gòu)64.漏極開路輸出單元圖10.45漏極開路結(jié)構(gòu)實(shí)現(xiàn)的線邏輯圖10.44漏極開路輸出單元

如果系統(tǒng)支持多個(gè)集成電路的正常邏輯輸出同時(shí)到總線以實(shí)現(xiàn)某種操作，就必須對(duì)電路的輸出單元進(jìn)行特殊設(shè)計(jì)，以支持線邏輯，同時(shí)總線也將做適當(dāng)?shù)母淖?。漏極開路輸出單元結(jié)構(gòu)就是其中的一種。710.4.3輸入輸出雙向三態(tài)單元（I/OPAD）在許多應(yīng)用場(chǎng)合，需要某些數(shù)據(jù)端同時(shí)具有輸入、輸出的功能，或者還要求單元具有高阻狀態(tài)。在