11.2 邏輯綜合與物理實現(xiàn)

1第11章

集成電路數(shù)字系統(tǒng)設計基礎11.1數(shù)字系統(tǒng)硬件描述語言11.2數(shù)字系統(tǒng)邏輯綜合與物理實現(xiàn)11.3數(shù)字系統(tǒng)的FPGA/CPLD硬件驗證

邏輯綜合完成從系統(tǒng)的RTL級門級描述、真值表、狀態(tài)表到門級HDL（邏輯級網(wǎng)表）的自動轉化，它把一個設計的RTL級描述利用某個標準單元庫或工藝庫，按照一定的約束條件轉化成為優(yōu)化的門級網(wǎng)表。211.2數(shù)字系統(tǒng)邏輯綜合與物理實現(xiàn)311.2數(shù)字系統(tǒng)邏輯綜合與物理實現(xiàn)邏輯綜合過程包含兩個主要方面：①邏輯結構的生成和優(yōu)化：主要進行邏輯化簡與優(yōu)化，達到盡可能地用較少的元件和連線形成一個邏輯網(wǎng)絡結構（邏輯圖），滿足系統(tǒng)邏輯功能的要求。②邏輯網(wǎng)絡的性能優(yōu)化：利用給定的邏輯單元庫，對已生成的邏輯網(wǎng)絡進行元件配置，進而估算性能與成本。性能指芯片的速度，而成本指芯片的面積與功耗。11.2.1邏輯綜合的流程4圖11.6從RTL到門級描述的流程圖51．RTL描述設計者在高層用RTL結構對電路進行描述，并進行必要的功能驗證，然后把RTL代碼交給邏輯綜合工具。2．翻譯RTL描述被邏輯綜合工具翻譯成未優(yōu)化的、中間過程的表達形式。3．邏輯優(yōu)化可以作結構優(yōu)化和展平優(yōu)化。4．工藝映射和優(yōu)化使用工藝庫中提供的單元代替前面的中間描述，設計被映射到特定的工藝庫中。65．工藝庫包含一些由芯片制造公司提供的庫單元，庫單元包括了從小到大各種規(guī)格的基本模塊電路。6．設計約束條件約束方式包括面積、定時、功耗、可測試性約束、封裝約束和對布圖的約束。7．最優(yōu)化的門級描述把針對目標工藝的設計約束條件和工藝庫提供給邏輯綜合工具，經(jīng)過必要的優(yōu)化，產(chǎn)生以目標工藝庫為基礎的最優(yōu)化門級描述。11.2.2VerilogHDL與邏輯綜合1．a(chǎn)ssign結構2．if-else表達式結構3．case表達式結構4．for循環(huán)結構5．a(chǎn)lways表達式6．function表達式結構7邏輯綜合工具支持VerilogHDL絕大部分的語言結構和有限周期的RTL結構描述，邏輯綜合工具對一些VerilogHDL結構的綜合包括：11.2.3自動布局布線8圖11.14自動布局布線的處理流程

自動布局布線將門級網(wǎng)表轉換成版圖，并對各個電路單元確定其幾何形狀、大小及位置，同時要確定單元間的連接關系。9數(shù)據(jù)準備和輸入在布局布線開始工作前，必須準備相應的網(wǎng)表文件、標準單元庫文件和各種設計約束文件。網(wǎng)表文件是由邏輯綜合工具生成的以標準邏輯單元表示的邏輯網(wǎng)絡。2．布局規(guī)劃、預布線、布局布局規(guī)劃對設計進行版圖劃分，并對劃分后的版圖單元模塊進行布局規(guī)劃和分析；預布線包括宏單元的電源、地、信號的布線，焊盤單元的布線以及芯片核心邏輯部分的電源環(huán)、電源網(wǎng)絡的布線；布局是確定設計中每個標準單元位置的過程。3．時鐘樹綜合為了保證時鐘的設計要求，對芯片的時鐘網(wǎng)絡進行重新設計，包括時鐘樹的生成、緩沖的插入、時鐘網(wǎng)絡的分層。10布線布線工具根據(jù)單元的連接關系及時序約束進行自動布線，使關鍵路徑上的連線盡量短。設計規(guī)則檢查和一致性檢查包括版圖設計規(guī)則檢查、電學規(guī)則檢查，以及版圖與電路圖的一致性檢查等。輸出結果在所有的檢查都驗證無誤后，可以輸出