模擬電路與數(shù)字電路習(xí)題題庫期末考試試卷及答案半導(dǎo)體存儲器和可編程邏輯器件期末考試試卷及答案

PAGE二八零模擬電路與數(shù)字電路（第二版）PAGE二八零PAGE二七九第章半導(dǎo)體存儲器PAGE二七九題一一.一ROM有哪些種類？各有何特點？解①掩模只讀存儲器（ROM）,即存儲器地數(shù)據(jù)由生產(chǎn)廠家一次寫入,且只能讀出,不能改寫。②可編程只讀存儲器（PROM）,即存儲器地數(shù)據(jù)由用戶通過特殊寫入器寫入,但只能寫一次,寫入后再改變。③可擦除只讀存儲器（EPROM）與（E二PROM）,即寫入地數(shù)據(jù)可以擦除,因此,可以多次改寫其存儲地數(shù)據(jù)。兩者不同處是:EPROM是用紫外線擦除存入地數(shù)據(jù),其結(jié)構(gòu)簡單,編程可靠,單擦除操作復(fù)雜,速度慢;E二PROM是用電擦除存入地數(shù)據(jù),擦出速度較快,但改寫字節(jié)則需要在擦除該字節(jié)后才能行,擦/寫過程約為一零~一五ms,當(dāng)行在線修改程序時,這個延時很明顯。另外,E二PROM地集成度不夠高,并且一個字節(jié)可擦寫地次數(shù)限制在一零零零零次左右。④快閃存儲器,這是新一代電信號擦除地可編程ROM,它既吸收了EPROM結(jié)構(gòu)簡單,編程可靠地優(yōu)點,又保留了E二PROM擦除快地優(yōu)點,而且具有集成度高,容量大,成本低等優(yōu)點。一一.二某臺計算機地內(nèi)存儲器設(shè)置有三二位地地址線,一六位并行數(shù)據(jù)輸入/輸出端,試計算它地最大存儲量是多少？解最大存儲量位二三二×一六=二一零×二一零×二一零×二六=一K×一K×一K×二六=六四G一一.三試用二片一零二四八位地ROM組成一零二四一六位地存儲器。解一一.四圖一一-二六所示電路為用PROM實現(xiàn)地組合邏輯電路,試寫出函數(shù)F一,F二地邏輯表達式。圖一一-二六解一一.五用一六四位地ROM設(shè)計一個將兩個二位二制相乘地乘法器電路,列出ROM地數(shù)據(jù)表,畫出存儲矩陣地點陣圖。解設(shè)兩個二位二制數(shù)為A一A零與B一B零乘積為D三D二D一D零,按照題意可列出ROM地數(shù)據(jù)表,如下表所示:由上表可畫出存儲矩陣地點陣圖,如下:一一.六分析圖一一-二七所示電路所具有地邏輯功能。圖一一-二七一一.七試分析圖一一-二八由PAL一六L八構(gòu)成地邏輯電路,寫出X,Y,Z地邏輯函數(shù)表達式。解從圖一一-二八可寫出X=Y=Z一一.八試分析圖一一-二九所示電路,寫出電路地驅(qū)動方程,狀態(tài)方程,輸出方程,畫出電路地狀態(tài)轉(zhuǎn)換圖。工作時,一一引腳接地。解驅(qū)動方程為:,,狀態(tài)方程為:,,輸出方程:狀態(tài)轉(zhuǎn)換圖如下圖所示:一一.九設(shè)輸入邏輯變量為A,B,C與D,用圖一一-一三所示地PAL一六L八實現(xiàn)下列邏輯函數(shù): 一一.一零CPLD與FPGA地區(qū)別是什么？解答①CPLD更適合完成各種算法與組合邏輯,FPGA更適合于完成時序邏輯。②CPLD地連續(xù)式布線結(jié)構(gòu)決定了它地時序延遲是均勻地與可預(yù)測地,而FPGA地分段式布線結(jié)構(gòu)決定了其延遲地不可預(yù)測。③在編程上FPGA比CPLD具有更大地靈活。CPLD通過修改具有固定內(nèi)連電路地邏輯功能來編程,FPGA主要通過改變內(nèi)部連線地布線來編程;FPGA可在邏輯門下編程,而CPLD是在邏輯塊下編程。④FPGA地集成度比CPLD高,具有更復(fù)雜地布線結(jié)構(gòu)與邏輯實現(xiàn)。⑤CPLD比FPGA使用起來更方便。CPLD地編程采用E二PROM或FASTFLASH技術(shù),無需外部存儲器芯片,使用簡單。而FPGA地編程信息需存放在外部存儲器上,使用方法復(fù)雜。⑥CPLD地速度比FPGA快,并且具有較大地時間可預(yù)測。這是由于FPGA是門級編程,并且CLB之間采用分布式互聯(lián),而CPLD是邏輯塊級編程,并且其邏輯塊之間地互聯(lián)是集總式地。⑦在編程方式上,CPLD主要是基于E二PROM或FLASH存儲器編程,編程次數(shù)可達一萬次,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。CPLD又可分為在編程器上編程與在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時丟失,每次上電時,需從器件外部將編程數(shù)據(jù)重新寫入SRAM。其優(yōu)點是可以編程任意次,可在工作快速編程,從而實現(xiàn)板級與系統(tǒng)級地動態(tài)配置。⑧CPLD保密好,FPGA保密差。⑨一般情況下,CPLD地功耗要比FPGA大,且集成度越高越明顯。隨著復(fù)雜可編程邏輯器件(CPLD)密度地提高,數(shù)字器件設(shè)計員在行大型設(shè)計時,既靈活又容易,而且產(chǎn)品可以很快入市常許多設(shè)計員已經(jīng)感受到CPLD容易使用。時序可預(yù)測與速度高等優(yōu)點,然而,在過去由于受到CPLD密度地限制,它們只好轉(zhuǎn)向FPGA與ASIC?，F(xiàn)在,設(shè)計員可以體會到密度高達數(shù)十萬門地CPLD所帶來地好處。一一.一一簡述CPLD/FPGA地一般設(shè)計流程。解答（一）行原程