第01章-全加器的設(shè)計(jì)

第1章全加器設(shè)計(jì)目錄1.1項(xiàng)目需求分析1.2項(xiàng)目理論知識1.3項(xiàng)目設(shè)計(jì)1.4項(xiàng)目實(shí)施與調(diào)試1.5項(xiàng)目總結(jié)與拓展1.1項(xiàng)目需求分析全加器是基本的組合邏輯運(yùn)算電路,設(shè)計(jì)一個典型１位二進(jìn)制全加器模型,要求:(１)使用撥碼開關(guān)模塊作為全加器輸入;(２)使用LED燈模塊作為全加器輸出;(３)通過設(shè)置撥碼開關(guān),可以準(zhǔn)確進(jìn)行全加運(yùn)算,由LED燈顯示并驗(yàn)證結(jié)果.1.2項(xiàng)目理論知識1.2.1EDA技術(shù)簡介1.2.2可編程邏輯器件的硬件結(jié)構(gòu)1.2.3QuartusⅡ集成開發(fā)環(huán)境1.2.1EDA技術(shù)簡介

一、EDA技術(shù)的概念EDA是ElectronicDesignAutomation(電子設(shè)計(jì)自動化)的縮寫.EDA技術(shù)以計(jì)算機(jī)為工具,設(shè)計(jì)者在EDA軟件平臺上,用硬件描述語言完成設(shè)計(jì)文件,然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真,以及對特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作.1.2.1EDA技術(shù)簡介

二、EDA技術(shù)的發(fā)展１．計(jì)算機(jī)輔助設(shè)計(jì)（CAD）階段２．計(jì)算機(jī)輔助工程設(shè)計(jì)（CAE）階段３．電子設(shè)計(jì)自動化（EDA）階段

1.2.1EDA技術(shù)簡介

三、EDA技術(shù)的主要內(nèi)容１．可編程邏輯器件（EDA技術(shù)的主要目標(biāo)器件）可編程邏輯器件(PLD)是一種由用戶編程以實(shí)現(xiàn)某種邏輯功能的新型邏輯器件,主要有現(xiàn)場可編程門陣列(FieldProgrammableGateArray,FPGA)和復(fù)雜可編程邏輯器件(ComplexProgrammableLogicDevice,CPLD)。２．硬件描述語言（EDA技術(shù)的主要描述和表達(dá)方式）硬件描述語言(HDL)是EDA技術(shù)的主要組成部分,是EDA各種描述方法中最能體現(xiàn)優(yōu)越性的一種描述方法。所謂硬件描述語言,就是用于描述設(shè)計(jì)系統(tǒng)的邏輯功能,實(shí)現(xiàn)該功能的算法、電路結(jié)構(gòu)、約束條件等。３．軟件開發(fā)工具（EDA技術(shù)的開發(fā)平臺）(１)集成的PLD/FPGA開發(fā)環(huán)境(２)綜合軟件(３)仿真軟件

1.2.1EDA技術(shù)簡介

四、EDA技術(shù)的設(shè)計(jì)流程（1）４個設(shè)計(jì)步驟設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入設(shè)計(jì)處理器件編程（2）３個設(shè)計(jì)驗(yàn)證過程功能仿真(前仿真)時序仿真(后仿真)器件測試.

1.2.1EDA技術(shù)簡介

１．設(shè)計(jì)準(zhǔn)備主要進(jìn)行系統(tǒng)功能分析和器件選擇,準(zhǔn)備設(shè)計(jì)所用的硬件平臺和軟件開發(fā)平臺.２．設(shè)計(jì)輸入可以采用不同輸入形式完成設(shè)計(jì).(１)原理圖輸入(２)硬件描述語言輸入(３)波形輸入1.2.1EDA技術(shù)簡介

３．設(shè)計(jì)處理(１)語法和設(shè)計(jì)規(guī)則檢查(２)邏輯優(yōu)化和綜合(３)適配和分割(４)布局和布線(５)生成編程數(shù)據(jù)文件４．設(shè)計(jì)校驗(yàn)設(shè)計(jì)校驗(yàn)過程包括功能仿真、時序仿真和器件測試,是在設(shè)計(jì)處理過程中同時進(jìn)行的.1.2.1EDA技術(shù)簡介

４．設(shè)計(jì)校驗(yàn)設(shè)計(jì)校驗(yàn)過程包括功能仿真、時序仿真和器件測試,是在設(shè)計(jì)處理過程中同時進(jìn)行的.５．器件編程器件編程是指將編程數(shù)據(jù)放到具體的可編程器件中.1.2.2可編程邏輯器件的硬件結(jié)構(gòu)一、可編程邏輯器件的基本結(jié)構(gòu)與分類１．可編程邏輯器件的基本結(jié)構(gòu)可編程邏輯器件由輸入接口、與門陣列、或門陣列和輸出接口４個模塊組成.1.2.2可編程邏輯器件的硬件結(jié)構(gòu)２．可編程邏輯器件的分類可編程邏輯器件按集成度,可分為低集成度可編程邏輯器件和高集成度可編程邏輯器件。1.2.2可編程邏輯器件的硬件結(jié)構(gòu)３．低集成度可編程邏輯器件（1）PROM：ProgrammableReadOnlyMemory（2）PLA：ProgrammableArrayLogic（3）PAL：ProgrammableLogicArray（4）GAL：GenericArrayLogic1.2.2可編程邏輯器件的硬件結(jié)構(gòu)4．高集成度可編程邏輯器件（1）EPLD：ErasableProgrammableLogicDevice（2）CPLD：ComplexProgrammableLogicDevice①宏單元是CPLD的基本結(jié)構(gòu),由它來實(shí)現(xiàn)基本的邏輯功能.②可編程連線負(fù)責(zé)信號傳遞,連接所有的宏單元.③I/O引腳控制塊負(fù)責(zé)輸入、輸出的電氣特性控制,比如可以設(shè)定集電極開路輸出、擺率控制、三態(tài)輸出等.（3）FPGA：FieldProgrammableGateArray①IOE(inputoutputelement,輸入輸出單元)②LAB(logicarrayblock,邏輯陣列塊)③Interconnect(內(nèi)部連接線).1.2.2可編程邏輯器件的硬件結(jié)構(gòu)二、可編程邏輯器件的主要廠商１．Altera公司２．Xilinx公司３．Lattice公司４．Actel公司６．Lucent公司７．Atmel公司1.2.3QuartusⅡ集成開發(fā)環(huán)境

AlteraQuartusⅡ設(shè)計(jì)軟件提供完整的多平臺設(shè)計(jì)環(huán)境,能夠直接滿足特定設(shè)計(jì)需要,為可編程芯片系統(tǒng)(SOPC)提供全面的設(shè)計(jì)環(huán)境.QuartusⅡ軟件含有FPGA和CPLD設(shè)計(jì)所有階段的解決方案.1.2.3碼制無權(quán)碼每位無確定的權(quán)值，不能使用權(quán)展開式，但各有其特點(diǎn)和用途，例如格雷碼（又叫循環(huán)碼、反射碼），其相鄰兩個編碼只有一位碼狀態(tài)不同，在邏輯函數(shù)卡諾圖化簡中將會用到這一特點(diǎn)。表1-1列出了幾種常用的BCD碼。1.3項(xiàng)目設(shè)計(jì)1.3.1項(xiàng)目功能分析1.3.2項(xiàng)目硬件設(shè)計(jì)1.3.3項(xiàng)目軟件設(shè)計(jì)1.3.1項(xiàng)目功能分析1.3.2項(xiàng)目硬件設(shè)計(jì)1.3.3項(xiàng)目軟件設(shè)計(jì)1.4項(xiàng)目實(shí)施與調(diào)試1.4.1項(xiàng)目實(shí)施1.4.2項(xiàng)目調(diào)試1.4.1項(xiàng)目實(shí)施一、設(shè)計(jì)輸入１．建立工程２．建立設(shè)計(jì)文件二、設(shè)計(jì)處理三、設(shè)計(jì)校驗(yàn)四、器件編程1.4.2項(xiàng)目調(diào)試一、電路調(diào)試撥動撥碼開關(guān),查看發(fā)光二極管的亮滅情況,看是否符合全加器的邏輯要求和設(shè)計(jì)要求.二、故障現(xiàn)象與分析(１)撥動撥碼開關(guān),但LED燈不亮:引腳沒有分配好,需檢查并重新分配引腳;(２)撥動撥碼開關(guān),但LED燈亮滅情況錯誤:電路設(shè)計(jì)邏輯出錯,需檢查并糾正錯誤.1.5項(xiàng)目總結(jié)與拓展1.5.1項(xiàng)目總結(jié)1.5.2項(xiàng)目拓展1.5.1項(xiàng)目總結(jié)１．掌握可編程邏輯器件硬件結(jié)構(gòu)２．掌握EDA設(shè)計(jì)流程３．掌握QuartusⅡ軟件設(shè)計(jì)步