基于CPLD的三相多波形函數(shù)發(fā)生器設(shè)計(jì)論文

基于CPLD的三相多波形函數(shù)發(fā)生器 2.1波形發(fā)生器系統(tǒng)的設(shè)計(jì)方法及其技術(shù)指標(biāo) 32.1.1設(shè)計(jì)方式概述 32.1.2三相函數(shù)多波形發(fā)生器技術(shù)指標(biāo) 52.1.3三相波形發(fā)生器設(shè)計(jì)方法概述 52.2設(shè)計(jì)方案 62.2.1三相函數(shù)發(fā)生器設(shè)計(jì)原理 62.2.2多波形發(fā)生器的各個(gè)波形模塊設(shè)計(jì)方式簡(jiǎn)介 2.3調(diào)試部分 2.3.2控制電路的調(diào)試 2.3.5硬件電路的調(diào)試 參考文獻(xiàn) 附錄1三相多波形函數(shù)發(fā)生器各模塊的程序 附錄2元件介紹 錯(cuò)誤!未定義書(shū)簽。 錯(cuò)誤!未定義書(shū)簽。 附錄1電路原理圖 1現(xiàn)代電子技術(shù)的核心技術(shù)是EDA(ElectronicDesignAutomation)。EDA技術(shù)就是依賴(lài)強(qiáng)大的電子計(jì)算機(jī)在EDA開(kāi)發(fā)平臺(tái)上，對(duì)硬件描述語(yǔ)言HDL(HardwareDescriptionLanguage)系輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合(布局布線),以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)EDA使得電子技術(shù)領(lǐng)域各學(xué)科的界限更加模糊，更加護(hù)為包專(zhuān)用集成電路)與FPGA(FieldProgrammableGateArray)等。EDA技術(shù)在21世紀(jì)得到的很大進(jìn)步，例如更大規(guī)模的FPGA和CPLD(Complex硬件描述語(yǔ)言VHDL[全名是VHSIC(VeryHighSpeedIntegratedCircuit)Hardware(TheInstituteofElectricalandEle向器件作編程或適配習(xí)慣上叫做下載，這要通過(guò)下載軟件DirectDigitalSynthesis(DDS)是20世紀(jì)60年代末出現(xiàn)的第三代頻率合成技術(shù)。2轉(zhuǎn)換器快速恢復(fù)。DDS頻率轉(zhuǎn)換速度快，頻率分辨率高，并在頻率轉(zhuǎn)換時(shí)可保越來(lái)越廣泛。基于CPLD和DDS技術(shù)的函數(shù)發(fā)生器可以實(shí)現(xiàn)波形存儲(chǔ)，三種波形之間的相位差均為120°,是三相的CPLD系統(tǒng)。DDS的理論依據(jù)是奈奎斯特抽樣定理。根據(jù)該定理，對(duì)于一個(gè)周期正弦波連續(xù)基于CPLD和DDS技術(shù)的函數(shù)發(fā)生器可以實(shí)現(xiàn)信號(hào)波形的多樣化，而且方便可3價(jià)格昂貴。在老師指導(dǎo)下，結(jié)合實(shí)際要求，我設(shè)計(jì)了一種基于CPLD的三相多波形函數(shù)發(fā)生器，能輸出正弦波、三角波、方波等波形信號(hào)三個(gè)設(shè)計(jì)步驟以及相應(yīng)的功能仿真、時(shí)序仿真和器件設(shè)計(jì)，可采用原理圖的方式設(shè)計(jì)，對(duì)于復(fù)雜的設(shè)(Verilog,AHDL,VHDL語(yǔ)言),或者兩者混用，采用層次化設(shè)計(jì)方法，分模塊層次地硬件描述語(yǔ)言設(shè)計(jì)方法主要把數(shù)字系統(tǒng)的邏輯功能管腳的分配是比較雜亂的，為了電路板布線的4時(shí)序仿真、器件測(cè)試三個(gè)部分。功能仿真驗(yàn)證設(shè)計(jì)的邏輯功能，在設(shè)計(jì)輸入過(guò)程中，本設(shè)計(jì)中使用了ALTERA公司提供的配套軟件MAX+PLUSII進(jìn)行文件的輸入、設(shè)計(jì)輸入設(shè)計(jì)輸入編譯實(shí)現(xiàn)編程下載時(shí)序仿真5項(xiàng)目校驗(yàn)SⅡ編程器SⅡ文本編輯器SIⅡ圖形編三種波形之間的相位差均為120°,可以同時(shí)輸出，具有三相的功能。對(duì)以下三對(duì)正弦波信號(hào)的要求為：信號(hào)頻率范圍：20Hz-20kHz之間可調(diào)，步長(zhǎng)為10Hz;對(duì)三角波信號(hào)的要求為：信號(hào)頻率范圍：20Hz-20kHz之間可調(diào)。DirectDigitalSynthesis(DDS)是20世紀(jì)60年代末出現(xiàn)的第三代頻率合成技術(shù)。用DDS技術(shù)來(lái)設(shè)計(jì)制作一個(gè)基于CPLD的三相多波形函數(shù)發(fā)生器，并使它能輸出波形發(fā)生器中的CPLD芯片是DDS的控制及數(shù)據(jù)處理的核心，電路系統(tǒng)主要由時(shí)波形數(shù)據(jù)產(chǎn)生器生成頻率可變的波形數(shù)據(jù)數(shù)字信號(hào)，由A/D轉(zhuǎn)換電路放大處理后輸各個(gè)模塊的實(shí)現(xiàn)主要采用MAX+plusIⅡ開(kāi)發(fā)平臺(tái)，由VHDL編程實(shí)現(xiàn)。先完6數(shù)模轉(zhuǎn)換器、低通平滑濾波器構(gòu)成。在時(shí)鐘脈沖的控制下，頻率控制字K由相位累DDS系統(tǒng)核心是N位相位累加器。相位累加器的結(jié)構(gòu)一般N位字長(zhǎng)的二進(jìn)制加法器與一個(gè)由時(shí)鐘觸發(fā)的N位二進(jìn)制相位累加寄存器級(jí)聯(lián)構(gòu)成，加法器的一個(gè)輸入出，完成一個(gè)周期性的動(dòng)作，這個(gè)周期就是DDS合成信號(hào)的一個(gè)頻率周期，累加器的溢出頻率就是DDS輸出的信號(hào)頻率。。濾波器則似所需波形的鋸齒階梯波.同時(shí)濾出不必要的雜波。7頻率輸出頻率控制Nfo頻率控制字KN位加法器N位相位寄存器輸出序列頻率控制字K圖2.2-2相位累加器的結(jié)構(gòu)示意圖若頻率控制字設(shè)為M,相位累加器為N位，參考時(shí)鐘頻率fc,則輸出頻率為=0。根據(jù)Nyquist采樣定理，DDS的輸出上限頻率為時(shí)鐘頻率的一半，即f。=%fc。時(shí)間段查尋不同相的正弦波的幅值，以達(dá)到減少正弦表所占用的C擇器來(lái)進(jìn)行選擇，選擇器的控制端接三進(jìn)制的計(jì)數(shù)器。如，計(jì)數(shù)器為0時(shí)，輸出的是A相的地址。計(jì)數(shù)器為1時(shí)，輸出的是B相的地址。計(jì)數(shù)器為2時(shí)，輸出的是C相8來(lái)得到三相的正弦值，把正弦表減少到?jīng)]有采樣分時(shí)復(fù)用時(shí)的1/3。數(shù)據(jù)的分離：通過(guò)分時(shí)復(fù)用，使得通過(guò)查尋一個(gè)正弦表得到在相位上互差的三相正弦波的幅值，但是由于輸入的三相地址在時(shí)間上是連續(xù)的，即對(duì)ROM表尋址的地址只有一路，因此，雖然得到了三相正弦波的幅值，可是他們是按ADDRESS中各相之間的關(guān)系混合在一起的，因此，必需對(duì)所得到的幅值進(jìn)行分離。才能得到三相正弦波。由波形ADDRESS中各相地址的相互關(guān)系可知，分離數(shù)據(jù)只要把分時(shí)復(fù)用的合成部分反接即可。參數(shù)選擇：相位累加器的字長(zhǎng)決定了頻率分辨率.設(shè)計(jì)中取N=16。由于CPLD中硬件資源(主要是存儲(chǔ)器EAB容量)所限，需對(duì)相位累加器輸出的16位相位進(jìn)行截?cái)?，這里取16位相位的前10位進(jìn)入相位，幅度轉(zhuǎn)換電路，即A=10,輸出數(shù)字幅度序列定位10位(D=10)。同步寄存器同步寄存器累加寄存器波形輸出圖2.2-3正弦波波形數(shù)據(jù)產(chǎn)生模塊這樣確定的基本參數(shù)如下：(1)時(shí)鐘頻率和輸出帶寬根據(jù)已知的外部時(shí)鐘源的頻率fc=12MHz.那么本系統(tǒng)最高輸出頻率位2/5fo=4.8MHz。(2)頻率范圍由于要求輸出的信號(hào)頻率范圍比較大.因此在12MHz時(shí)鐘源引入CPLD后，在相位累加器之前增加了一個(gè)時(shí)鐘分頻器，可實(shí)現(xiàn)10、100、1000、10000次分頻。根據(jù)輸出信號(hào)的頻率和精度要求，選擇不同的分頻比將50MHz時(shí)鐘頻率降低，再作位相位累加器和波形產(chǎn)生電路的參考時(shí)鐘。相位/幅度變換用CPLD實(shí)現(xiàn)相位/幅度變換電路是設(shè)計(jì)的一個(gè)難點(diǎn)。根據(jù)DDS原理，將不同波形的量化數(shù)據(jù)存儲(chǔ)于波形查找表中，即可完成多波形發(fā)生的功能。ROM的功能在本方案選用的Altera公司生產(chǎn)的CPLD芯片中實(shí)現(xiàn)，因此在實(shí)際設(shè)計(jì)9●是一種高性能的CMOSEEPROM器件?！衿骷赏ㄟ^(guò)JTAG接口實(shí)現(xiàn)在線編程?！窨膳渲玫臄U(kuò)展乘積項(xiàng)分配，允許向每個(gè)宏單元提供多達(dá)32個(gè)乘積項(xiàng)。相連的10針插頭以及25針到10針的變換電路?？捎糜趯?shí)現(xiàn)波形相位、幅度變換查ROM輸出(三相)ROM輸出(三相)VrefR數(shù)為2N。操作，為全1時(shí)，進(jìn)行減同一個(gè)數(shù)操作。由于A/D轉(zhuǎn)換采用8位的DAC0832芯片，度值，然后量化為8位二進(jìn)制數(shù)據(jù)，最大值為255,最小值為0,以此得到正弦波波才能產(chǎn)生方波。通過(guò)交替送出全0和全1,并給以32個(gè)時(shí)鐘延時(shí)實(shí)現(xiàn)，64個(gè)時(shí)鐘為幅度控制字輸出幅度控制字輸出控制寄存器頻率控制字分頻器尋址計(jì)數(shù)器外部時(shí)鐘模360加法模360加法C相的數(shù)據(jù)，測(cè)得輸出端11腳的電壓為0.4V;12腳為0.04V;再向DAC輸入全0的數(shù)MAX+PLUSII—File→NEW→TextEditorFile/.gdf/.scf輸入程序一保存、編譯一調(diào)試程序一編譯、仿真、運(yùn)行→調(diào)試完成后用并口下載線下載程序至CPLD芯片一完成燒入程序后硬件電路的調(diào)試→修改、調(diào)試程序一完成設(shè)計(jì)。結(jié)論波、方波等三類(lèi)信號(hào)的波形庫(kù)，為波形的選擇提供了較好的操作平臺(tái)；把DDS技術(shù)在分析了DDS及CPLD技術(shù)的基礎(chǔ)上，設(shè)計(jì)了一種基于CPLD的三相數(shù)字波形可編程邏輯器件