《數(shù)字電路與邏輯設計》全套教學課件

片上微控制系統(tǒng)原理與項目設計第一講數(shù)電1-數(shù)字化處理基礎數(shù)電2-邏輯門與邏輯電路描述數(shù)電3-邏輯電路結(jié)構(gòu)與硬件描述數(shù)電4-組合邏輯電路數(shù)電5-組合邏輯電路數(shù)電6-組合邏輯電路數(shù)電7-時序邏輯電路數(shù)電8-時序邏輯電路(2)數(shù)電9-時序邏輯電路(3)數(shù)電10-時序邏輯電路(4)數(shù)電11-數(shù)字系統(tǒng)設計-濾波器設計數(shù)電12-數(shù)字系統(tǒng)設計-簡易處理器設計數(shù)電13-數(shù)字系統(tǒng)設計-優(yōu)化數(shù)電14-片上系統(tǒng)數(shù)電15-片上系統(tǒng)-存儲器數(shù)電16-片上系統(tǒng)-總線全套可編輯PPT課件課程介紹片上微控制系統(tǒng)原理（占總成績67%）40%期末考試20%平時作業(yè)及線上測試40%實驗項目設計（占總成績33%）數(shù)字電路的應用數(shù)字電路廣泛應用于各種產(chǎn)品和系統(tǒng)中，提供計算、控制、通信等功能。作業(yè)：查找資料，匯總國產(chǎn)CPU、DSP、GPU、MCU廠商及產(chǎn)品名稱。談談你對國產(chǎn)行業(yè)發(fā)展的看法。（200字）數(shù)字電路與AI數(shù)字電路為AI提供了必要的硬件基礎，使得復雜的算法和數(shù)據(jù)處理任務得以在實際物理設備上實現(xiàn)。AI和機器學習（ML）算法需要大量的計算資源。數(shù)字電路，尤其是中央處理單元（CPU）、圖形處理單元（GPU）、專用集成電路（ASIC）、以及現(xiàn)場可編程門陣列（FPGA），提供了執(zhí)行這些算法所需的高速計算能力。作業(yè)：查找資料，簡述AI領域使用到的數(shù)字電路。談談你對AI發(fā)展的看法。（各200字）信息處理系統(tǒng)信息處理系統(tǒng)信息獲取信息加工信息顯示信息存儲信息傳輸信息處理系統(tǒng)定出入數(shù)字處理系統(tǒng)數(shù)值電路數(shù)值通常用電平來表示實現(xiàn)R進制數(shù)的電路稱為R進制電路R進制電路中需要R個不同電平。二進制電路高電平和低電平N位二進制數(shù)需要N根導線傳輸電路的每根導線代表一位數(shù)字信號采用高低電平表示的二進制數(shù)從外部所要獲取和輸出至外部的信號通常為模擬信號采用專用電路進行模擬信號與數(shù)字信號之間的轉(zhuǎn)換知信號digitalsignalWhatDoes“Digital”Mean?AnalogsignalInfinitepossiblevaluesEx:voltageonawirecreatedbymicrophonevaluetimeanalogsignal3421DigitalsignalFinitepossiblevaluesEx:buttonpressedonakeypad01234valuetimePossiblevalues:1.00,1.01,2.0000009,...infinitepossibilitiesPossiblevalues:0,1,2,3,or4.That’sit.0123411ExampleofDigitizationBenefitAnalogsignal(e.g.,audio,video)maylosequalityVoltagelevelsnotsaved/copied/transmittedperfectlyDigitizedversionenablesnear-perfectsave/cpy/tran.“Sample”voltageatparticularrate,savesampleusingbitencodingVoltagelevelsstillnotkeptperfectlyButwecandistinguish0sfrom1stimeVolts0123originalsignallengthytransmission(e.g,cellphone)time0123receivedsignalHowfix--higher,lower,?lengthytransmission(e.g,cellphone)0110111011same0110111011Voltsdigitizedsignaltime01a2dVolts0123d2aLetbitencodingbe:1V:“01”2V:“10”3V:“11”timeCanfix—easilydistinguish0s/1s,restore01Buthighersamplingrateandmorebitsperencodingimprovesre-creation(orbringscloser)aDigitizedsignalnotaperfectre-creationduetoa2dandd2aSomeinputsinherentlybinaryButton:notpressed(0),pressed(1)SomeinputsinherentlydigitalJustneedencodinginbinarye.g.,multi-buttoninput:encodered=001,blue=010,...SomeinputsanalogNeedanalog-to-digitalconversionAsdoneinearlierslide:

sampleandencodewithbits0button1greenblackbluered000red010greenblackblue100greenblackblueredtemperaturesensorair0011000033degreessensorsandotherinputsDigitalSystemactuatorsandotheroutputsA2DD2AanalogphenomenaelectricsignaldigitaldatadigitaldataelectricsignaldigitaldatadigitaldatatimeVolts0123originalsignal01101110110110111011Voltsdigitizedsignaltime01a2d數(shù)字處理系統(tǒng)信息獲取采用模數(shù)轉(zhuǎn)換器（相當于人的眼睛)將模擬電壓轉(zhuǎn)化為數(shù)值輸入數(shù)據(jù)信息顯示采用數(shù)模轉(zhuǎn)換器(相當于人的手)將控制數(shù)值變?yōu)橄鄳笮〉碾娏鳎瑥亩鴮崿F(xiàn)對閥門的開啟控制信息加工采用數(shù)字電路(相當于人的大腦)對輸入數(shù)據(jù)進行存儲、比較、運算等操作，計算出控制數(shù)值，產(chǎn)生輸出數(shù)據(jù)明系統(tǒng)運算與邏輯數(shù)字信息處理的輸入和輸出均是二進制數(shù)都是由0和1構(gòu)成n位輸入X=(Xn-1,…,X0)Xi只能取0或1m位輸出為Y=(Ym-1,…,Y0)Yi只能取0或1處理采用函數(shù)F來描述Y=F(X)輸出Y的任何一位Yi都可以看成是所有輸入的函數(shù)Yi=Fi(Xn-1,…,X0)反映了因變量Yi與自變量Xn-1,…,X0之間的關系由多位0或1產(chǎn)生一位0或1Xn-1X1X0Ym-1Y1Y00…000…010…011…110…100…00??1…110…10懂模型運算與邏輯二進制數(shù)加法(Y1,Y0)=X1+X0X1和X0是一位加數(shù)Y1和Y0的組合值為和Y1稱為進位，Y0稱為本位和Y1和Y0分別看成X1和X0的函數(shù)Y1=F1(X1,X0)Y0=F0(X1,X0)邏輯函數(shù)體現(xiàn)了二值輸入與輸出之間的因果關系自變量稱為邏輯輸入因變量稱為邏輯輸出所有輸入和輸出只能取兩個值二值邏輯二值輸入與二值輸出之間的關系X1X0Y1Y00000010110011110布爾邏輯

運算公式非?真=假?假=真與假?假=假假?真=假真?假=假真?真=真或假?假=假假?真=真真?假=真真?真=真運算公式非與或運算公式異或同或會邏輯運算與邏輯二進制數(shù)加法(Y1,Y0)=X1+X0Y1=F1(X1,X0)=X1

X0Y0=F0(X1,X0)=X1

X0X1X0Y1Y00000010110011110邏輯的電路實現(xiàn)邏輯函數(shù)的輸入和輸出都可以采用高低電平來表示高電平為邏輯1態(tài)，低電平為邏輯0態(tài)邏輯運算利用輸入的電平來控制開關閉合或斷開，從而產(chǎn)生相應的電平輸出一個輸入控制一個開關多個輸入的邏輯運算采用多個開關的串聯(lián)和并聯(lián)相結(jié)合的混合電路邏輯門用以實現(xiàn)基本邏輯運算和復合邏輯運算的單元電路開關電路開關構(gòu)成的電路與邏輯運算之間的關系閉合和5V電位

邏輯1斷開和0V電位

邏輯0ABFABFABFABF(a)0-11-0

(b)000010100111(c)000011101111非運算與運算或運算繼電器電路會分析半導體電路半導體載流子帶負電的自由電子帶正電的空穴N型半導體自由電子濃度遠大于空穴濃度多子是自由電子P型半導體空穴濃度遠大于自由電子濃度多子是空穴PN結(jié)一塊半導體單晶上一側(cè)摻雜成P型半導體，另一側(cè)摻雜成N型半導體單向?qū)щ娦訮端電壓比N端電壓高，正偏，PN結(jié)導通P端電壓比N端電壓低，反偏，PN結(jié)截止半導體電路二極管三極管|Ub-Ue|大于某值時，c極和e極之間導通，相當于短路，否則c和e兩極之間不導通，相當于斷路?；錁O正向偏壓（Ub>Ue）基射極反向偏壓（Ub<Ue）半導體邏輯電路場效應管單極性三極管MOS管絕緣柵場效應管柵源反向偏壓導通柵源正向偏壓導通能設計MOS邏輯電路

1001MOS邏輯電路

110101101001MOS邏輯電路

100010111000MOS邏輯電路三態(tài)門T3和T4構(gòu)成非門當EN為1時，nEN為0A為1，則T2導通使B為1，否則T1導通使B為0，故B=A當EN為0時，nEN為1，無論A為何電平，T1和T2都截止，B處于懸空狀態(tài)高阻狀態(tài)101100101數(shù)字集成電路將元器件和連線集成于同一半導體芯片上而制成的數(shù)字邏輯電路SSI基本邏輯運算單元MSI基本邏輯門構(gòu)建具有一定功能的邏輯電路LSI/VLSI存儲器、微處理器、可編程邏輯器件類型

規(guī)模門電路數(shù)元器件數(shù)小規(guī)模集成電路1～101～10中規(guī)模集成電路10～100100～1000大規(guī)模集成電路100~100001000～100000超大規(guī)模集成電路10000～100000100000～1000000特大規(guī)模集成電路100000～1000000～本節(jié)小結(jié)作業(yè)1.作業(yè)：查找資料，匯總國產(chǎn)CPU、DSP、GPU、MCU廠商及產(chǎn)品名稱。談談你對國產(chǎn)行業(yè)發(fā)展的看法。（200字）2.作業(yè)：查找資料，簡述AI領域使用到的數(shù)字技術。談談你對AI發(fā)展的看法。（各200字）3.用最少的MOS管構(gòu)建以下運算電路與運算或運算異或運算與非運算三態(tài)輸出邏輯門與邏輯函數(shù)

片上微控制系統(tǒng)原理與項目設計第二講TheCMOSTransistorCMOStransistor(ASignificantInvention)BasicswitchinmodernICsEnablingustodaytodothingslikeseetheworldonTV,surftheweb,andtalkoncellphones.TwotypesofCMOStransistornMOSandpMOSdoesnotconduct0conducts1gatenMOSdoesnotconduct1gatepMOSconducts0anMOStransistorsymbolconductswhengate=1pMOStransistorsymbolconductswhengate=0TheCMOSTransistor(Cont.)AnanalogyThecurrenttryingtocrossthechannelApersontryingtocrossariverMOSMOStransistorsusemetal(toconnecttransistors),oxide(toinsulate),andsemiconductormaterial.練習：用繼電器實現(xiàn)與非門NandGame-Buildacomputerfromscratch.實驗1NAND本節(jié)課內(nèi)容課程講授思路布爾邏輯量布爾邏輯運算布爾邏輯函數(shù)數(shù)字邏輯電路邏輯門邏輯電路邏輯符號真值表波形圖電路功能信號代數(shù)式數(shù)學邏輯真值表由邏輯輸入和邏輯輸出的值組成的表格采用一個表格將邏輯輸入的所有取值組合按組合值順序排成若干行將每個組合產(chǎn)生的邏輯輸出值也列出同一行中邏輯真值表

輸入輸出ABF001010101111邏輯真值表

輸入輸出ABF1F20010011110111100邏輯真值表某變量的邏輯非稱為反變量該變量稱為原變量原變量反變量真值表將輸入原變量及其反變量作為新的輸入將輸出原變量及其反變量作為新的輸出重新構(gòu)建真值表探究如何從真值表中獲得邏輯函數(shù)表達式輸入輸出ABF001110011001100110110010邏輯真值表輸出1分析每一行都有三個1兩個為輸入量為1一個為輸出量為1值為1的輸出量是兩個為1的輸入量的與運算結(jié)果輸入輸出ABF001110011001100110110010

①每個值為1的輸出都可以由值為1的輸入原變量或反變量進行與運算獲得。通常把單個邏輯變量（或反變量）進行與運算構(gòu)成的項稱為與項。②只要輸入的值使某一與項結(jié)果為1，輸出值就為1，輸出是這些與項的或運算。通常把由與項相或構(gòu)成的表達式稱為與或式。③分析輸出原變量或反變量都可以得到相同的邏輯函數(shù)表達式。

輸入輸出ABF001110011001100110110010邏輯真值表輸出0分析每一行都有三個0兩個為輸入量為0一個為輸出量為0值為0的輸出量是兩個為0的輸入量的或運算結(jié)果

①每個值為0的輸出都可以由值為0的輸入原變量或反變量進行或運算獲得。通常把單個邏輯變量（或反變量）進行或運算構(gòu)成的項稱為或項。②只要輸入的值使某一或項結(jié)果為0，輸出值就為0，輸出是這些或項的與運算。通常把由或項相與構(gòu)成的表達式稱為或與式。③分析輸出原變量或反變量都可以得到相同的邏輯函數(shù)表達式。

課程講授思路布爾邏輯量布爾邏輯運算布爾邏輯函數(shù)數(shù)字邏輯電路邏輯門邏輯電路邏輯符號真值表波形圖電路功能信號代數(shù)式數(shù)學基本邏輯門與門實現(xiàn)與運算的電路稱為與門（AND）。只有所有輸入都成立，輸出才成立只要有一個輸入不成立，輸出就不成立兩個輸入分別為A和B，輸出為F與運算代數(shù)表達式為F＝A·B基本邏輯門與門某大門門禁閘機有證件讀卡器和攝像頭，通過系統(tǒng)進行證件認證和人臉識別?？刂破鞯墓δ苤挥腥四樧R別成功且證件認證成功，閘機門才打開，否則閘機門保持關閉?？刂破髟O計人臉識別成功時A為1，失敗時A為0證件認證成功時B為1，失敗時B為0F為1表示打開，為0時表示關閉F=A·B基本邏輯門或門實現(xiàn)或運算的電路稱為或門（OR）只要有一個輸入成立，輸出就成立只有所有輸入都不成立，輸出才不成立兩個輸入分別為A和B，輸出為F或運算代數(shù)表達式為F=A+B基本邏輯門或門某大門門禁閘機有證件讀卡器和攝像頭，通過系統(tǒng)進行證件認證和人臉識別?？刂破鞯墓δ苤灰四樧R別成功或證件認證成功，閘機門就打開，否則閘機門保持關閉?？刂破髟O計人臉識別成功時A為1，失敗時A為0證件認證成功時B為1，失敗時B為0F為1表示打開，為0時表示關閉F=A+B基本邏輯門

節(jié)能臺燈當外部亮度超過規(guī)定強度時斷開臺燈電路，否則接通臺燈光強檢測結(jié)果為A，光強足夠大時A為1，否則A為0開關控制輸出為F，1表示打開，0時表示關閉復合邏輯門

與非門可以實現(xiàn)一切數(shù)字電路NandGame-Buildacomputerfromscratch.INVANDOR復合邏輯門

復合邏輯門與或非門實現(xiàn)與或非運算的電路稱為與或非門

復合邏輯門

課程講授思路布爾邏輯量布爾邏輯運算布爾邏輯函數(shù)數(shù)字邏輯電路邏輯門邏輯電路邏輯符號真值表波形圖電路功能信號代數(shù)式數(shù)學變換化簡優(yōu)化邏輯函數(shù)常用形式邏輯函數(shù)與、或、非與或式或與式與非－與非式或非－或非式與或非式或與非式完備集相互轉(zhuǎn)換邏輯函數(shù)常用形式

邏輯函數(shù)常用形式四個端口A、B、C、DD不可能是輸出A=B=C=0時，D有0和1兩種取值A不可能是輸出B=C=D=1時，A有0和1兩種取值C不可能是輸出A=B=D=1時，C有0和1兩種取值A、C和D為輸入，B為輸出A01010110B00111100C00101110D00110101邏輯函數(shù)常用形式

ACDBACDB00001000001010110101110001111111A01010110B00111100C00101110D00110101邏輯函數(shù)標準形式與項單個邏輯變量（或反變量）進行與運算構(gòu)成的項最小項n個變量的最小項是n個變量的“與項”每個變量都以原變量或反變量的形式出現(xiàn)一次共有2n個最小項采用符號mi表示下標i是最小項的編號對應變量取值的等效十進制數(shù)iABC與項最小項0000m01001m12010m23011m34100m45101m56110m67111m7iAB與項最小項000m0101m1210m2311m3邏輯函數(shù)標準形式

序號ABCm0m1m2m3m4m5m6m7000010000000100101000000201000100000301100010000410000001000510100000100611000000010711100000001邏輯函數(shù)標準形式與或式由“與項”相或構(gòu)成的表達式最小項表達式所有與項均為最小項的與或表達式標準與或式F(A,B,C)=AB?C+AB?C?+ABC?F(A,B,C)=m4+m5+m6=Σm(4,5,6)任何一個邏輯函數(shù)都可以表示為最小項之和的形式將真值表中使函數(shù)值為1的各個最小項相或最小項表達式是唯一的最小項表達式示例函數(shù)F的最小項表達式F=A?B?C+A?BC?+AB?C?+ABC=Σm(1,2,4,7)函數(shù)F的最小項表達式F=A?C+BC?+AB?F=Σm(1,2,3,4,5,6)ABCFABCF00001001001110100101110001101111ABCFABCF00001001001110110101110101111110最小項表達式示例ABCDABCD00011001001010100101110001111110D=Σm(0,2,3,4)

ABCFABCF00001001001010110100110001111111F=Σm(3,4,5,7)最小項表達式示例手機來電控制振動模式有電話呼入時發(fā)生振動而無響鈴振鈴模式有電話呼入時發(fā)生響鈴而無振動輸入輸出ABYZ0000010010011110電路輸入A:是否有電話呼入1-是，0-否B:是否置振動模式1-是，0-否電路輸出Y:是否振動1-是，0-否Z:是否響鈴1-是，0-否

邏輯函數(shù)標準形式或項單個邏輯變量（或反變量）進行或運算構(gòu)成的項最大項n個變量的最大項是n個變量的“或項”每一個變量都以原變量或反變量的形式出現(xiàn)一次n個變量可以構(gòu)成2n個最大項只有一組變量取值使它為0，而變量的其余取值均使它為1符號Mi表示iABC或項最大項0000M01001M12010M23011M34100M45101M56110M67111M7邏輯函數(shù)標準形式最大項n變量的全部最大項的邏輯乘恒為0，即∏Mi=0n變量的任意兩個不同的最大項的邏輯和必等于1，即Mi+Mj=1(i≠j)。n變量的每個最大項有n個相鄰項或與式由“或項”相與構(gòu)成的表達式最大項表達式所有的或項均為最大項的或與式標準或與式ABCFABCF00001001001110100101110001101111F=(A+B+C)(A+B?+C?)(A?+B+C?)(A?+B?+C)=∏M(0,3,5,6)邏輯真值表

輸入輸出ABCF00000010010001111000101111011111具有無關項的邏輯函數(shù)無關項邏輯函數(shù)值不確定的輸入變量的某些取值組合約束項（禁止項）輸入變量的某些組合不可能出現(xiàn)不允許出現(xiàn)的最小項稱為約束項（或禁止項）任意項（隨意項）函數(shù)值為1或為0都可以非完全描述邏輯函數(shù)具有無關項的邏輯函數(shù)真值表中填?或×、d，表示為0或1均可邏輯表達式中用約束條件來表示ABCFABCF000010010010101

0101110

011

111

邏輯函數(shù)化簡

名稱公式1公式2合并律A

B+A

B?=A(A+B)(A+B?)=A吸收律①A+A

B=AA

(A+B)=A吸收律②A+A?

B=A+BA

(A?+B)=A

B吸收律③A

B+A?

C+B

C=A

B+A?

CA

A?=0邏輯函數(shù)化簡卡諾圖根據(jù)最小項真值表按一定規(guī)則排列的方格圖邏輯函數(shù)的K圖表示任何一個n變量的邏輯函數(shù)都可以用n變量K圖來表示K圖是真值表的一種特殊形式n變量的K圖包含了n變量的所有最小項將邏輯函數(shù)真值表中每個最小項的值填入K圖中的相應方格邏輯函數(shù)化簡卡諾圖化簡合并幾何位置相鄰最小項相接相對任一行或列的兩頭相重對折起來位置重合邏輯函數(shù)化簡

作業(yè)：

1.參照課件第30頁（最小項表達式示例），改變邏輯定義，重新畫真值表，寫表達式。

2根據(jù)課件第24頁（邏輯函數(shù)常用形式)的真值表例子，畫出波形圖、寫出最小項表達式、最大項表達式。

3.畫出課件第28、29頁（最小項表達式示例)中除最后一個例子外的波形圖。邏輯電路結(jié)構(gòu)與硬件描述

片上微控制系統(tǒng)原理與項目設計第三講上節(jié)復習課程講授思路布爾邏輯量布爾邏輯運算布爾邏輯函數(shù)數(shù)字邏輯電路邏輯門邏輯電路邏輯符號真值表波形圖電路功能信號代數(shù)式數(shù)學HDL硬件結(jié)構(gòu)邏輯電路結(jié)構(gòu)因果系統(tǒng)只有輸入發(fā)生變化輸出才可能變化兩種類型組合邏輯電路（組合電路）一個電路的輸入相同時輸出也相同任何一時刻的穩(wěn)態(tài)輸出僅僅取決于該時刻的輸入，而與電路原來的狀態(tài)無關時序邏輯電路（時序電路）相同輸入在不同時刻的輸出不同表明邏輯運算與時間有關任一時刻的輸出不僅與該時刻輸入變量有關，而且還與過去時刻電路內(nèi)部電平有關具有記憶功能輸入沒變化，輸出不可發(fā)生變化組合電路任何一時刻的穩(wěn)態(tài)輸出僅僅取決于該時刻的輸入與電路原來的狀態(tài)無關無記憶功能數(shù)學描述X=(x1,…,xn)表示輸入邏輯量Z=(z1,…,zm)表示輸出邏輯量Z=F(X)表示邏輯函數(shù)F=(f1,...,fm)fi是zi與X之間的邏輯函數(shù)

組合電路示例輸入為A、B、C，輸出是F1、F2，試判定它們是否為組合電路輸出組合電路示例通過比較相同的A、B、C組合其輸出是否相同來判定是否為組合邏輯輸出波形真值表A00001111000011110B00110011001100110C01010101010101010F111101100111011001F211100000110000111組合電路示例

輸入輸出ABCF1F2000110011101011/001100100101011011000/111100/1時序電路任一時刻的輸出不僅與該時刻輸入變量有關，而且還與過去時刻電路內(nèi)部電平有關具有記憶功能觸發(fā)器具有記憶功能的基本電路狀態(tài)輸出就是所要記憶的數(shù)狀態(tài)轉(zhuǎn)移當某輸入信號發(fā)生某種特定變化時，觸發(fā)器可以從一個穩(wěn)定狀態(tài)轉(zhuǎn)換到另一個穩(wěn)定態(tài)觸發(fā)條件觸發(fā)狀態(tài)改變的條件產(chǎn)生狀態(tài)轉(zhuǎn)移的輸入信號的特征高電平（值為1）、低電平（值為0）、上升沿（從低電平變?yōu)楦唠娖降乃查g，值用

表示）、下降沿（從高電平變?yōu)榈碗娖降乃查g，值用

表示）只有觸發(fā)條件滿足，狀態(tài)才可能發(fā)生變化，否則狀態(tài)不變，即保持操作。時序電路狀態(tài)當前狀態(tài)（現(xiàn)態(tài)）Q觸發(fā)時的狀態(tài)觸發(fā)后的狀態(tài)（次態(tài)）Qn+1電路框圖存儲電路采用觸發(fā)器構(gòu)成存儲電路來保存當前內(nèi)部信號供將來使用組合電路將當前輸入和當前保存的過去產(chǎn)生的內(nèi)部信號組合產(chǎn)生當前輸出和當前內(nèi)部信號時序電路信號輸入X=(x1,x2,…,xn)狀態(tài)Q=(q1,q2,…,qj)存儲電路的狀態(tài)輸出組合電路的內(nèi)部輸入輸出Z=(z１,z2,…,zm)激勵Y=(y1,y2,…,yk)存儲電路的激勵信號組合電路的內(nèi)部輸出電路狀態(tài)轉(zhuǎn)移函數(shù)Qn+1=H(X,Q)輸出函數(shù)Z=F(X,Q)激勵函數(shù)Y=G(X,Q)時序電路確定輸入輸出及觸發(fā)條件B變化時A不一定變化A變化時B一定變化A在B下降沿變化A輸出，B輸入B下降沿觸發(fā)時序電路確定輸入輸出及觸發(fā)條件B、C不變時A變化A、C不變時B變化A不是輸出C在A或B上升沿變化A、B輸入，C輸出A和B上升沿觸發(fā)B不是輸出C變化時A或B必變化課程講授思路布爾邏輯量布爾邏輯運算布爾邏輯函數(shù)數(shù)字邏輯電路邏輯門邏輯電路邏輯符號真值表波形圖電路功能信號代數(shù)式數(shù)學HDL硬件結(jié)構(gòu)硬件描述語言邏輯符號基本器件邏輯運算觸發(fā)器專用集成電路功能電路通過連接線將所用的邏輯符號連接在一起構(gòu)成電路硬件描述語言采用專用語句以文本描述的方式構(gòu)建功能電路減少對邏輯化簡的過度依賴直觀地利用規(guī)定的運算符來實現(xiàn)功能有利于大規(guī)模電路的實現(xiàn)邏輯符號方式直觀看出邏輯關系、容易定義連接信號復雜的邏輯電路需要太多的符號及連接線描述麻煩硬件描述語言減少復雜邏輯的符號描述，便于維護設計者不易形成整體框架，不直觀邏輯符號與硬件描述語言同時使用兩者本質(zhì)是一致的邏輯符號描述應用在模塊級，用來描述整個電路的構(gòu)架硬件描述語言側(cè)重于功能級描述及系統(tǒng)的實現(xiàn)做到“電路在心中，程序在手中”避免設計過度軟件化而導致電路連接關系較亂。硬件描述語言邏輯符號硬件描述語言電路描述基本單元：邏輯運算、觸發(fā)器、專用集成電路功能電路：通過連接線將所用的邏輯符號連接在一起構(gòu)成電路采用專用語句以文本描述優(yōu)點可以直觀看出邏輯關系，并非常容易定義連接信號可以減少對邏輯化簡的過度依賴；可以直觀地利用規(guī)定的運算符來實現(xiàn)功能，有利于大規(guī)模電路的實現(xiàn)；可以減少復雜邏輯的符號描述，并且便于維護缺點復雜的邏輯電路需要太多的符號及連接線，比較麻煩不直觀，設計者不易形成整體框架應用模塊級，用來描述整個電路的構(gòu)架功能級描述及系統(tǒng)的實現(xiàn)電路在心中，代碼在手中避免設計過度軟件化而導致電路連接關系較亂VerilogHDL模塊最基本設計單元模塊聲明由模塊名稱和模塊輸入輸出端口列表組成module模塊名(端口名1,端口名2,...,端口名n);endmodule端口定義輸入input端口名1,端口名2,...,端口名n;輸出output端口名1,端口名2,...,端口名n;雙向inout端口名1,端口名2,...,端口名n;相同類型端口列表x[m],…,x[n]<類型>[m:n]xmoduletest(A,B,C,CP,F1,F2);inputA,B,C,CP;outputF1,F2;wireF1;regF2;always@(posedgeCP)F2<=F1;

assignF1=A&B|C;endmoduleVerilogHDL模塊信號聲明模塊中所用到的所有信號都進行類型聲明連續(xù)型wire只要輸入有變化，輸出馬上無條件地反映不能作為存儲電路的狀態(tài)例：x是3位連線型信號wire[2:0]x;寄存器型reg一定要有觸發(fā)輸出才會反映輸入可以作為存儲電路的狀態(tài)，也可以作為組合電路的輸出例：y和z為一寄存器型信號，cnt為4位寄存器型信號regy,z;reg[3:0]cnt;moduletest(A,B,C,CP,F1,F2);inputA,B,C,CP;outputF1,F2;wireF1;regF2;always@(posedgeCP)F2<=F1;

assignF1=A&B|C;endmoduleVerilogHDL模塊邏輯功能定義持續(xù)賦值語句assign過程賦值塊always調(diào)用元件（元件例化）always語句是上升沿觸發(fā)的存儲電路assign語句是變量A、B、C的組合電路兩條語句是同時工作的F2鎖存當前A、B、C產(chǎn)生的F1moduletest(A,B,C,CP,F1,F2);inputA,B,C,CP;outputF1,F2;wireF1;regF2;always@(posedgeCP)F2<=F1;

assignF1=A&B|C;endmodule所有語句都是并行同時執(zhí)行，與書寫先后無關VerilogHDL模塊模板module<頂層模塊名>(<輸入輸出端口列表>);

/*端口聲明*/output輸出端口列表;//輸出端口聲明input輸入端口列表;//輸入端口聲明

/*定義數(shù)據(jù)、信號類型，函數(shù)聲明*/wire信號名;reg信號名;/*邏輯功能定義*/

assign<結(jié)果信號名>=<表達式>;always@(<敏感信號表達式>)begin//過程賦值end/*例化模塊*/<調(diào)用模塊名><例化模塊名>(<端口列表>);

門元件關鍵字<例化門元件名>(<端口列表>);endmoduleVerilogHDL-運算量常量三種類型整數(shù)、實數(shù)和字符串4種方式來表示邏輯狀態(tài)0表示邏輯0（低電平）、1表示邏輯1（高電平）、x表示不確定、z表示高阻態(tài)表示格式<位寬>'[b/d/o/h]<值>b、d、o、h分別代表為二、十、八、十六進制parameter定義一個標志符，代表一個常量parameter參數(shù)名1=表達式1,參數(shù)名2=表達式2,……;變量采用非負整數(shù)作為下標來定義，變量的位數(shù)也稱為位寬reg[3:0]X;位寬為4的寄存器變量X，每位按先后順序分別標識為X[3]、X[2]、X[1]和X[0]wire[1:4]Y;定義了位寬為4的連線型變量Y，每位按先后順序分別標識為Y[1]、Y[2]、Y[3]和Y[4]8'hab、4'b0110、5'o17、6'd35parameterN=8,M=2;VerilogHDL-運算符運算符算術運算符+（加）、-（減）、*（乘）、/（除）、%（求模）位運算符&（按位與）、|（按位或）、~（按位非）、^（按位異或）、~^（按位同或）邏輯運算符&&（邏輯與）、||（邏輯或）、!（邏輯非）關系運算符<（小于）、<=（小于等于）、>（大于）、>=（大于等于）、==（等于）、===（全等于）、!=（不等于）、!==（不全等于）縮位運算符&（與）、~&（與非）、|（或）、~|（或非）、^（異或）、~^（同或）單目運算，將運算量的各位作為邏輯量進行運算符規(guī)定的操作移位運算符<<（左移）、>>（右移）采用0進行補充。條件運算符運算符為“?:”，它是三目運算符<條件>？<表達式1>:<表達式2>若條件成立，則取表達式1的值，否則取表達式2的值。位拼接運算符運算符為“{}”將{}中的變量拼接為一個多位的變量重復拼接符為“{n{}}”重復n次后面的內(nèi)容后拼接在一起優(yōu)先級從高到低依次為（!、~）、（*、/、%）、（+、-）、（<<、>>）、（<、<=、>、>=）、（==、!=、===、!==）、（&、~&）、（^、~^）、（|、~|）、&&、||、?:VerilogHDL–行為語句過程語句always@(<觸發(fā)條件列表>)觸發(fā)條件列表也稱為敏感信號表達式，觸發(fā)條件寫在敏感信號表達式之中，當觸發(fā)條件滿足時，其后的語句才能被執(zhí)行觸發(fā)條件列表中的多個條件之間采用“or”來連接觸發(fā)條件分為兩類電平敏感型邊沿敏感型上升沿（由低電平變到高電平）下降沿（由高電平變到低電平）由一種類型的敏感信號來觸發(fā)不要將邊沿敏感型信號和電平敏感型信號列在一起always@(AorB)always@(A)//A發(fā)生改變時always@(posedgeA)//A上升沿時always@(negedgeA)//A下降沿時always@(*)//任一輸入變化時VerilogHDL–賦值語句塊語句begin-end賦值語句assign持續(xù)賦值用于組合邏輯的賦值always過程賦值非阻塞賦值在整個過程塊結(jié)束時才完成賦值操作并行賦值操作阻塞賦值語句結(jié)束后賦值操作完成串行執(zhí)行assignF=(A&B)|(~A&~C);always@(posedgecp)beginb<=c;a<=b;endalways@(posedgecp)beginb=c;a=b;end//非阻塞賦值示例modulenon_blocking_example;rega,b,c;initialbegina=0;b=0;c=0;a<=1;b<=a;c<=b;endendmodule//阻塞賦值示例moduleblocking_example;rega,b,c;initialbegina=0;b=0;c=0;a=1;b=a;c=bendendmodule//結(jié)果是:a=1,b=1,c=1//在下一個時鐘邊緣，結(jié)果是:a=1,b=0,c=0VerilogHDL-條件語句if–else語句①if(表達式)

語句/語句塊;②if(表達式)

語句1/語句塊1;else

語句2/語句塊2;③if(表達式1)

語句1/語句塊1;elseif(表達式2)

語句2/語句塊2;?elseif(表達式n)

語句n/語句塊n;else

語句n+1/語句塊n+1;case語句case、casez和casexcase(條件表達式)值1:語句1;值2:語句2;┇值n:語句n;default:語句n+1;endcase若干個值的執(zhí)行語句相同，可以將這幾個值采用“,”相連若為0、x和z則按“假”處理；若為1則按“真”處理case是全等比較，而對x和z值不敏感判定結(jié)果casecasexcasez01xz01xz01xz01000101110011010001110101x001011110011z000111111111VerilogHDL-組合電路采用assign采用過程賦值使用條件語句設計一定要列出所有條件分支if語句一定要加else語句case語句中值沒有全列出時一定加default語句moduletest(X,Z);input[n:1]X;output[m:1]Y;reg[m:1]Y;always@(*)//輸入變化時case(X) n’d0:Z<=; n’d1:Z<=;

? n’dN:Z<=; default:Z<=;endcaseendmoduleVerilogHDL-組合電路輸入輸出ABF1F200CC01BC?10BC?11CC輸入輸出輸入輸出ABCF1F2ABCF1F20000010001001111010001011110000111011111moduletest(A,B,C,F1,F2);inputA,B,C;outputF1,F2;regF1,F2;always@(*)case({A,B,C})0,5,6:{F1,F2}<=2'b00;1,2,7:{F1,F2}<=2'b11;3:{F1,F2}<=2'b10;4:{F1,F2}<=2'b01;endcaseendmodulemoduletest(A,B,C,F1,F2);inputA,B,C;outputF1,F2;regF1,F2;always@(*)case({A,B})0,3:{F1,F2}<={C,C};1,2:{F1,F2}<={B,~C};endcaseendmodulemoduletest(A,B,C,D,F1,F2,F3);inputA,B,C,D;outputF1,F2,F3;assign{F1,F2,F3}=A?3'b000:B?3'b010:C?3'b100:{2'b11,~D};endmoduleVerilogHDL-組合電路moduletest(A,B,C,D,F1,F2,F3);inputA,B,C,D;outputF1,F2,F3;regF1,F2,F3;always@(*)casex({A,B,C})3'b1xx:{F1,F2,F3}<=3'b000;3'b01x:{F1,F2,F3}<=3'b010;3'b001:{F1,F2,F3}<=3'b100;3'b000:{F1,F2,F3}<={2'b11,~D};endcaseendmodule輸入輸出ABCDF1F2F31

00001

010001

10000011100000111moduletest(A,B,C,D,F1,F2,F3);inputA,B,C,D;outputF1,F2,F3;regF1,F2,F3;always@(*)if(A){F1,F2,F3}<=3'b000;elseif(B){F1,F2,F3}<=3'b010;elseif(C){F1,F2,F3}<=3'b100;else{F1,F2,F3}<={2'b11,~D};endmoduleVerilogHDL–仿真新建模塊文件xxx.v定義模塊既可以一個模塊一個文件，也可以多個模塊多個文件但不能出現(xiàn)多個相同名稱的模塊新建測試文件xxx_tb.v定義一個測試模塊，將所用到的模塊進行例化，初始化輸入信號例化模塊名實例名(.端口1(信號1),端口2(信號2),…,端口M(信號M));module模塊名(端口1,端口2,…,端口M);┆endmoduletest(A,B,F)testu_0(.A(x),.B(y),.F(z));VerilogHDL–仿真新建測試文件xxx_tb.v例化初始化采用initial語句對輸入信號的描述reg型變量賦初值不帶觸發(fā)條件，過程中的塊語句沿時間軸只執(zhí)行一次，且所賦值的信號必須是reg型延時變化采用延時語句#n來實現(xiàn)延時n個時間基準在always語句中采用延時來產(chǎn)生時鐘信號時間基準及其分辨率采用timescale來聲明編譯源文件生成波形文件，并采用波形顯示工具察看仿真波形initialbegin

語句1;

語句2;?endrega,b;initialbegina=0;b=1;end`timescale1ns/1psrega;initialbegina=0;#100a=1;#300a=0;#500$finish;endregclk;always#500clk=~clk;initialclk=1;信號a置0，保持100ns后變?yōu)?，再保持300ns后變?yōu)?，保持500ns后仿真結(jié)束。VerilogHDL–仿真示例新建And2.v文件moduleAnd2(A,B,F);inputA,B;outputF;assignF=A&B;endmodulemoduleAnd2(A,B,F);inputA,B;outputF;regF;always@(*)F<=A&B;endmodulemoduleAnd2(A,B,F);inputA,B;outputF;regF;always@(*)if(A==1&&B==1) F<=1;else F<=0;endmodulemoduleAnd2(A,B,F);inputA,B;outputF;regF;always@(*)case({A,B})2’b11:F<=1;default:F<=0;endcaseendmoduleVerilogHDL–仿真示例新建仿真測試文件and2_tb.v`timescale10ns/100psmoduleand2_tb;rega,b;wirec;And2and2_0(.A(a),.B(b),.F(c));initialbegina=0;b=0;#100;a=0;b=1;#100;a=1;b=0;#100;a=1;b=1;#100;$finish;

endendmodule延時100*10ns=1us延時基準為10ns初始置ab=00，保持1us后變?yōu)?1保持1us后變?yōu)?0保持1us后變?yōu)?1保持1us后結(jié)束仿真VerilogHDL–仿真示例編譯這兩個文件進行功能仿真ab=00ab=01ab=10ab=11結(jié)束作業(yè)1.安裝軟件

2.新建工程并完成仿真（示例程序）

3.完成課件第26頁、27頁例子的仿真，提交波形圖。4下頁本章知識點圖中標出你認為的難點本節(jié)小結(jié)HDLBits(01)/wiki/Main_Page本章知識點

*橙色為重點掌握

*綠色為自學組合邏輯電路

片上微控制系統(tǒng)原理與項目設計第四講內(nèi)容回顧布爾邏輯量布爾邏輯運算布爾邏輯函數(shù)數(shù)字邏輯電路邏輯門邏輯電路邏輯符號真值表波形圖電路功能信號代數(shù)式數(shù)學HDL硬件結(jié)構(gòu)授課內(nèi)容組合電路信息處理系統(tǒng)信息獲取信息加工信息顯示信息存儲信息傳輸信息加工和處理算法中的數(shù)學計算、比較、選擇、分配、編碼和譯碼等重要操作電路都屬于組合電路。組合電路是無反饋電路，即當前輸出只與當前輸入有關，相同的輸入產(chǎn)生相同的輸出。組合電路的分析分析方法從輸入端開始，逐級推導出輸出端的邏輯函數(shù)表達式根據(jù)邏輯函數(shù)表達式列出真值表根據(jù)真值表的內(nèi)容概括出電路的功能組合電路的分析某設備的控制電路圖3-1所示，分析該組合電路的邏輯功能。從輸入量A、B和C開始逐級推導

ABCFABCF00001000001010110100110101111111從表中可以看出，只要有兩個或兩個以上的輸入為1，輸出就為1。因此，該電路可以視為是一種“少數(shù)服從多數(shù)”的表決器。組合電路的分析硬件描述語句，有時分析語句即可知道功能，有時要列出真值表通過觀察得到功能，有時需要語句分析與列真值表相結(jié)合?！纠糠治鱿旅鎂erilog語言描述的邏輯電路的功能。moduletest(A,B,C,F); inputA,B,C; outputregF; wire[1:0]x; assignx=A+B+C; always@(*) if(x<2'd2) F<=1'b0; else F<=1'b1;endmodule組合電路設計設計某種功能的電路時，首先進行邏輯抽象，即將文字描述的邏輯命題轉(zhuǎn)換為真值表；然后根據(jù)真值表和選用的邏輯器件類型寫出相應的邏輯函數(shù)表達式。在邏輯抽象中，先分析邏輯命題，確定輸入和輸出變量；再采用二值邏輯的0和1分別對輸入和輸出進行值描述（即0和1的含義），并列出輸出和輸入之間的邏輯真值表。組合電路設計【例】某產(chǎn)品重量檢測單元電路有四個輸入D3D2D1D0（其組合值為輸入的產(chǎn)品重量值）和3個輸出信號FL（不足）、FM（合格）和FH（超重）。輸入輸出關系為：（1）僅當質(zhì)量值小于5時FL=1，其它情況FL=0；（2）僅當質(zhì)量值大于10時FH=1，其它情況FH=0；（3）僅當質(zhì)量值不小于5且不大于10時FM=1，其它情況FM=0。設計該單元電路。組合電路設計①輸入變量為D3、D2、D1和D0，輸出變量為FL、FH和FM。②邏輯真值表組合電路設計

組合電路設計

組合電路設計moduletest(D,FL,FM,FH); input[3:0]D; outputregFL,FM,FH; always@(*) if(D<4'd5) {FL,FM,FH}<=3'b100; elseif(D<=4’d10) {FL,FM,FH}<=3'b010; else {FL,FM,FH}<=3'b001;endmodule【例】某比賽項目有三個裁判，每個裁判有一個表決按鈕，按下按鈕表明“通過”。運動員最終成績通過是否亮燈來表示，燈亮表示“通過”，燈滅表示“未通過”。僅當兩個或兩個以上裁判按下按鈕時，燈才亮。①輸入輸出定義有三個表決按鈕，分別采用三個輸入A、B和C來表示按鈕狀態(tài)，當按鈕按下時，相應的變量值為0，否則為1。燈控信號采用輸出F表示，F(xiàn)為1時燈亮，為0時燈滅

logisimmoduletest(A,B,C,F); inputA,B,C; outputregF; always@(*) case({A,B,C}) 0,1,2,4:F<=1'b0; 3,5,6,7:F<=1'b1; endcaseendmodule加/減法器1.全加器

最基本的加法器是兩個比特相加的一位二進制數(shù)加法，其數(shù)學公式為(CO,S)=A+B+CI，其中A和B是兩個本位加數(shù)，CI為低位向本位的進位，S為本位和，CO為本位向高位的進位。該加法器也稱為全加器。問題：算術邏輯單元ALU如何設計？支持加、減、乘、除、與、或、非運算，由控制線控制全加器S=A

B

CICO=A

B+A

CI+B

CImoduleadd1(A,B,CI,S,CO); inputA,B,CI; outputS,CO; assign{CO,S}=A+B+CI;endmodule半加器沒有低位進位的加法器稱為半加器，即(CO,S)=A+B2.全減器全減器包括三個輸入，即本位的被減數(shù)A、減數(shù)B和低位向本位的借位CI，兩個輸出，即本位差D和本位向高位的借位CO。減法運算式為：(CO,D)=A-B-CImodulesub1(CI,A,B,CO,D);inputCI,A,B;outputCO,D; assign{CO,D}=A–B-CI;endmodule多位加/減法器多位加/減法器通常由全加器級聯(lián)構(gòu)成。2位加法器在數(shù)學運算中，兩位數(shù)加是從最低位開始，逐位相加。最低位的A0、B0和CI相加，結(jié)果為CO0和S0，將CO0作為CI1，參加高位的加運算，A1、B1和CI1相加結(jié)果為CO和S1。以此類推，n位加法器由一個n-1位加法器和一個全加器級聯(lián)而成，n-1位加法器的進位作為一個全加器的低位進位CI，全加器輸出和的第n位和進位CO。moduleaddn(CI,A,B,S,CO);parametern=;inputCI;input[n-1:0]A,B;output[n-1:0]S;outputCO;assign{CO,S}=A+B+CI;endmodule應用示例【例】有符號數(shù)加法器:輸入8位有符號數(shù)A和B，輸出8位本位和S和1位進位標志CF，有符號數(shù)的加法還會出現(xiàn)溢出現(xiàn)象，因此同時也輸出1位溢出標志OF。moduleSAdd8(A,B,S,CF,OF); input[7:0]A,B; output[7:0]S; outputCF,OF; wireCp; assign{Cp,S[6:0]}=A[6:0]+B[6:0];//產(chǎn)生本位和的低6位和次高位進位標志 assign{CF,S[7]}=A[7]+B[7]+Cp;//產(chǎn)生本位和的最高位和最高位進位標志 assignOF=Cp^CF;//產(chǎn)生溢出標志endmodulemoduletest;reg[7:0]A,B;wire[7:0]S;wireCF,OF;

SAdd8sadd8_0(.A(A),.B(B),.S(S),.CF(CF),.OF(OF));initialbeginA=100;B=27;#100;B=28;#100;A=-100;B=-28;#100;B=-29;#100;$stop;endendmodulemoduleaddn(CI,A,B,S,CO);parametern=;inputCI;input[n-1:0]A,B;output[n-1:0]S;outputCO;assign{CO,S}=A+B+CI;endmodule數(shù)據(jù)選擇/分配器1.數(shù)據(jù)選擇器從多路輸入中選擇一個作為輸出，也稱為多路選擇器（MUX）。它有n個地址輸入An-1,…,A0、N=2n個數(shù)據(jù)輸入DN-1,…,D0和1個數(shù)據(jù)輸出Y。n個地址構(gòu)成的二進制值i，輸出Y就等于輸入Di，其數(shù)學描述為：Y=Di，i=(An-1…A0)2。moduleMux4(A,D,Y); input[1:0]A; input[3:0]D; outputregY; integeri; always@(*) for(i=0;i<4;i=i+1) if(A==i) Y<=D[i];endmodule

本節(jié)內(nèi)容moduletop_module(input[15:0]a,b,c,d,e,f,g,h,i,input[3:0]sel,output[15:0]out);always@(*)begincase(sel)4'b0:out<=a;4'b1:out<=b;4'd2:out<=c;4'd3:out<=d;4'd4:out<=e;4'd5:out<=f;4'd6:out<=g;4'd7:out<=h;4'd8:out<=i;default:out<=16'b1111_1111_1111_1111;endcaseendendmodule

moduleDemux4(A,D,Y); input[1:0]A; inputD; outputreg[3:0]Y; integeri;//循環(huán)結(jié)構(gòu)中的計數(shù)量，不是信號 always@(*) for(i=0;i<4;i=i+1)//生成4個if語句 if(A==i) Y[i]<=D; else Y[i]<=1;endmodule應用實例-ALU算術邏輯運算器運算器支持8種兩個8位數(shù)X和Y的數(shù)據(jù)運算，即加、減、位與、位或、位異或、左移1位、右移1位、賦值，但每次只能進行1種運算，通過3位控制信號OP改變運算類型，同時給出進/借位標志CF、溢出標志OF、符號標志SF和結(jié)果為零標志ZF。設計此運算器的電路結(jié)構(gòu)圖及相應的HDL代碼。 always@(*) case(OP) 0:{OF,CF,Z}<={oa,ca,sa}; 1:{OF,CF,Z}<={os,cs,ds}; 2:{OF,CF,Z}<={2'b0,X&Y}; 3:{OF,CF