《EDA技術(shù)常用教程(第五版)》習(xí)題的答案(第1~10章)

...wd......wd......wd...《EDA技術(shù)實用教程(第五版)》習(xí)題1習(xí)題1-1EDA技術(shù)與ASIC設(shè)計和FPGA開發(fā)有什么關(guān)系FPGA在ASIC設(shè)計中有什么用途P3~4EDA技術(shù)與ASIC設(shè)計和FPGA開發(fā)有什么關(guān)系答：利用EDA技術(shù)進(jìn)展電子系統(tǒng)設(shè)計的最后目標(biāo)是完成專用集成電路ASIC的設(shè)計和實現(xiàn)；FPGA和CPLD是實現(xiàn)這一途徑的主流器件。FPGA和CPLD的應(yīng)用是EDA技術(shù)有機(jī)融合軟硬件電子設(shè)計技術(shù)、SoC〔片上系統(tǒng)〕和ASIC設(shè)計，以及對自動設(shè)計與自動實現(xiàn)最典型的詮釋。FPGA在ASIC設(shè)計中有什么用途答：FPGA和CPLD通常也被稱為可編程專用IC，或可編程ASIC。FPGA實現(xiàn)ASIC設(shè)計的現(xiàn)場可編程器件。1-2與軟件描述語言相比，VHDL有什么特點?P4~6答：編譯器將軟件程序翻譯成基于某種特定CPU的機(jī)器代碼，這種代碼僅限于這種CPU而不能移植，并且機(jī)器代碼不代表硬件構(gòu)造，更不能改變CPU的硬件構(gòu)造，只能被動地為其特定的硬件電路構(gòu)造所利用。綜合器將VHDL程序轉(zhuǎn)化的目標(biāo)是底層的電路構(gòu)造網(wǎng)表文件，這種滿足VHDL設(shè)計程序功能描述的電路構(gòu)造，不依賴于任何特定硬件環(huán)境；具有相對獨立性。綜合器在將VHDL(硬件描述語言)表達(dá)的電路功能轉(zhuǎn)化成具體的電路構(gòu)造網(wǎng)表過程中，具有明顯的能動性和創(chuàng)造性，它不是機(jī)械的一一對應(yīng)式的“翻譯〞，而是根據(jù)設(shè)計庫、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路構(gòu)造的設(shè)計。l-3什么是綜合?有哪些類型?綜合在電子設(shè)計自動化中的地位是什么?P6什么是綜合?答：在電子設(shè)計領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。有哪些類型?答：(1)從自然語言轉(zhuǎn)換到VHDL語言算法表示，即自然語言綜合。(2)從算法表示轉(zhuǎn)換到存放器傳輸級(RegisterTransportLevel，RTL)，即從行為域到構(gòu)造域的綜合，即行為綜合。(3)從RTL級表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合。(4)從邏輯門表示轉(zhuǎn)換到幅員表示(ASIC設(shè)計)，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為幅員綜合或構(gòu)造綜合。綜合在電子設(shè)計自動化中的地位是什么?答：是核心地位〔見圖1-3〕。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在承受VHDL程序并準(zhǔn)備對其綜合前，必須獲得與最終實現(xiàn)設(shè)計電路硬件特征相關(guān)的工藝庫信息，以及獲得優(yōu)化綜合的諸多約束條件信息；根據(jù)工藝庫和約束條件信息，將VHDL程序轉(zhuǎn)化成電路實現(xiàn)的相關(guān)信息。1-4在EDA技術(shù)中，自頂向下的設(shè)計方法的重要意義是什么?P8~10答：在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計方法，就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過程。1-5IP在EDA技術(shù)的應(yīng)用和開展中的意義是什么?P23~25答：IP核具有標(biāo)準(zhǔn)的接口協(xié)議，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證。1-6表達(dá)EDA的FPGA/CPLD設(shè)計流程，以及涉及的EDA工具及其在整個流程中的作用。(P12~14)答：1.設(shè)計輸入(原理圖/HDL文本編輯)(EDA設(shè)計輸入器將電路系統(tǒng)以一定的表達(dá)方式輸入計算機(jī))；2.綜合(EDA綜合器就是將電路的高級語言(如行為描述)轉(zhuǎn)換成低級的，可與FPGA／CPLD的基本構(gòu)造相映射的網(wǎng)表文件或程序。)；3.適配(EDA適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、JAM格式的文件。)；4.時序仿真(EDA時序仿真器就是接近真實器件運行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，因而，仿真精度高。)與功能仿真(EDA功能仿真器直接對VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)展測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程不涉及任何具體器件的硬件特性。)；5.編程下載(EDA編程下載把適配后生成的下載或配置文件，通過編程器或編程電纜向FPGA或CPLD下載，以便進(jìn)展硬件調(diào)試和驗證(HardwareDebugging)。)；6.硬件測試(最后是將含有載入了設(shè)計的FPGA或CPLD的硬件系統(tǒng)進(jìn)展統(tǒng)一測試，以便最終驗證設(shè)計工程在目標(biāo)系統(tǒng)上的實際工作情況，以排除錯誤，改良設(shè)計。其中EDA的嵌入式邏輯分析儀是將含有載入了設(shè)計的FPGA的硬件系統(tǒng)進(jìn)展統(tǒng)一測試，并將測試波形在PC機(jī)上顯示、觀察和分析。)。2習(xí)題2-1OLMC〔輸出邏輯宏單元〕有何功能?說明GAL是若何實現(xiàn)可編程組合電路與時序電路的。P34~36OLMC有何功能?答：OLMC單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專用輸入、組合輸出雙向口、存放器輸出、存放器輸出雙向口等。說明GAL是若何實現(xiàn)可編程組合電路與時序電路的?答：GAL〔通用陣列邏輯器件〕是通過對其中的OLMC〔邏輯宏單元〕的編程和三種模式配置〔存放器模式、復(fù)合模式、簡單模式〕，實現(xiàn)組合電路與時序電路設(shè)計的。2-2什么是基于乘積項的可編程邏輯構(gòu)造?P33~34，40什么是基于查找表的可編程邏輯構(gòu)造?P40~42什么是基于乘積項的可編程邏輯構(gòu)造?答：GAL、CPLD之類都是基于乘積項的可編程構(gòu)造；即包含有可編程與陣列和固定的或陣列的PAL〔可編程陣列邏輯〕器件構(gòu)成。什么是基于查找表的可編程邏輯構(gòu)造?答：FPGA〔現(xiàn)場可編程門陣列〕是基于查找表的可編程邏輯構(gòu)造。2-3FPGA系列器件中的LAB有何作用?P42~44答：FPGA〔Cyclone/CycloneII〕系列器件主要由邏輯陣列塊LAB、嵌入式存儲器塊〔EAB〕、I/O單元、嵌入式硬件乘法器和PLL等模塊構(gòu)成；其中LAB〔邏輯陣列塊〕由一系列相鄰的LE〔邏輯單元〕構(gòu)成的；FPGA可編程資源主要來自邏輯陣列塊LAB。2-4與傳統(tǒng)的測試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點?P47~50答：使用BST〔邊界掃描測試〕標(biāo)準(zhǔn)測試，不必使用物理探針，可在器件正常工作時在系統(tǒng)捕獲測量的功能數(shù)據(jù)。抑制傳統(tǒng)的外探針測試法和“針床〞夾具測試法來無法對IC內(nèi)部節(jié)點無法測試的難題。2-5解釋編程與配置這兩個概念。P51~56答：編程：基于電可擦除存儲單元的EEPROM或Flash技術(shù)。CPLD一股使用此技術(shù)進(jìn)展編程。CPLD被編程后改變了電可擦除存儲單元中的信息，掉電后可保存。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電而喪失，但編程次數(shù)有限，編程的速度不快。配置：基于SRAM查找表的編程單元。編程信息是保存在SRAM中的，SRAM在掉電后編程信息立即喪失，在下次上電后，還需要重新載入編程信息。大局部FPGA采用該種編程工藝。該類器件的編程一般稱為配置。對于SRAM型FPGA來說，配置次數(shù)無限，且速度快；在加電時可隨時更改邏輯；下載信息的保密性也不如電可擦除的編程。2-6請參閱相關(guān)資料，并答復(fù)以下問題：按本章給出的歸類方式，將基于乘積項的可編程邏輯構(gòu)造的PLD器件歸類為CPLD；將基于查找表的可編程邏輯構(gòu)造的PLD器什歸類為FPGA，那么，APEX系列屬于什么類型PLD器件?MAXII系列又屬于什么類型的PLD器件?為什么?P47~51答：APEX(AdvancedLogicElementMatrix)系列屬于FPGA類型PLD器件；編程信息存于SRAM中。MAXII系列屬于CPLD類型的PLD器件；編程信息存于EEPROM中。3習(xí)題3-1說明端口模式INOUT和BUFFER有何異同點。P60INOUT:具有三態(tài)控制的雙向傳送端口BUFFER:具有輸出反響的單向東湖出口。3-2畫出與以下實體描述對應(yīng)的原理圖符號元件:ENTITYbuf3sIS--實體1:三態(tài)緩沖器PORT(input:INSTD_LOGIC;--輸入端enable:INSTD_LOGIC;--使能端output:OUTSTD_LOGIC);--輸出端ENDbuf3s;buf3sbuf3sinputoutputenableENTITYmux21IS--實體2:2選1多路選擇器PORT(in0,in1,sel:INSTD_LOGIC;output:OUTSTD_LOGIC);mux2mux21in0outputin1sel3-3試分別用IF_THEN語句和CASE語句的表達(dá)方式寫出此電路的VHDL程序,選擇控制信號s1和s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR;當(dāng)s1=’0’,s0=’0’；s1=’0’,s0=’1’；s1=’1’,s0=’0’和s1=’1’,s0=’1’時,分別執(zhí)行y<=a、y<=b、y<=c、y<=d。--解1：用IF_THEN語句實現(xiàn)4選1多路選擇器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux41ISPORT(a,b,c,d:INSTD_LOGIC;s0:INSTD_LOGIC;s1:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmux41;ARCHITECTUREif_mux41OFmux41ISSIGNALs0s1:STD_LOGIC_VECTOR(1DOWNTO0);--定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)BEGINs0s1<=s1&s0;--s1相并s0,即s1與s0并置操作PROCESS(s0s1,a,b,c,d)BEGINIFs0s1="00"THENy<=a;ELSIFs0s1="01"THENy<=b;ELSIFs0s1="10"THENy<=c;ELSEy<=d;ENDIF;ENDPROCESS;ENDARCHITECTUREif_mux41;--解2：用CASE語句實現(xiàn)4選1多路選擇器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux41ISPORT(a,b,c,d:INSTD_LOGIC;s0:INSTD_LOGIC;s1:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmux41;ARCHITECTUREcase_mux41OFmux41ISSIGNALs0s1:STD_LOGIC_VECTOR(1DOWNTO0);--定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型BEGINs0s1<=s1&s0;--s1相并s0,即s1與s0并置操作PROCESS(s0s1,a,b,c,d)BEGINCASEs0s1IS--類似于真值表的case語句WHEN"00"=>y<=a;WHEN"01"=>y<=b;WHEN"10"=>y<=c;WHEN"11"=>y<=d;WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREcase_mux41;3-4給出1位全減器的VHDL描述；最終實現(xiàn)8位全減器。要求:1)首先設(shè)計1位半減器,然后用例化語句將它們連接起來,圖4-20中h_suber是半減器,diff是輸出差(diff=x-y),s_out是借位輸出(s_out=1,x<y),sub_in是借位輸入。cyinxindiff_outbacyinxindiff_outba圖3-18全減器構(gòu)造圖--解(1.1)：實現(xiàn)1位半減器h_suber(diff=x-y；s_out=1,x<y)LIBRARYIEEE;--半減器描述(1):布爾方程描述方法USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_suberISPORT(x,y:INSTD_LOGIC;diff,s_out:OUTSTD_LOGIC);ENDENTITYh_suber;ARCHITECTUREhs1OFh_suberISBEGINDiff<=xXOR(NOTy);s_out<=(NOTx)ANDy;ENDARCHITECTUREhs1;--解(1.2)：采用例化實現(xiàn)圖4-20的1位全減器LIBRARYIEEE;--1位二進(jìn)制全減器順層設(shè)計描述USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_suberISPORT(xin,yin,sub_in:INSTD_LOGIC;sub_out,diff_out:OUTSTD_LOGIC);ENDENTITYf_suber;ARCHITECTUREfs1OFf_suberISCOMPONENTh_suber--調(diào)用半減器聲明語句PORT(x,y:INSTD_LOGIC;diff,s_out:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALa,b,c:STD_LOGIC;--定義1個信號作為內(nèi)部的連接線。BEGINu1:h_suberPORTMAP(x=>xin,y=>yin,diff=>a,s_out=>b);u2:h_suberPORTMAP(x=>a,y=>sub_in,diff=>diff_out,s_out=>c);sub_out<=cORb;ENDARCHITECTUREfs1;(2)以1位全減器為基本硬件,構(gòu)成串行借位的8位減法器,要求用例化語句來完成此項設(shè)計(減法運算是x-y-sun_in=difft)。xinsub_outxinsub_outyinu0sub_indiff_outx0y0sindiff0xinsub_outyinu1sub_indiff_outx1y1diff1xinsub_outyinu7sub_indiff_outx7y7soutdiff7……………….……………….串行借位的8位減法器a0a1a6--解(2)：采用例化方法，以1位全減器為基本硬件；實現(xiàn)串行借位的8位減法器(上圖所示)。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYsuber_8ISPORT(x0,x1,x2,x3,x4,x5,x6,x7:INSTD_LOGIC;y0,y1,y2,y3,y4,y5,y6,y7,sin:INSTD_LOGIC;diff0,diff1,diff2,diff3:OUTSTD_LOGIC;diff4,diff5,diff6,diff7,sout:OUTSTD_LOGIC);ENDENTITYsuber_8;ARCHITECTUREs8OFsuber_8ISCOMPONENTf_suber--調(diào)用全減器聲明語句PORT(xin,yin,sub_in:INSTD_LOGIC;sub_out,diff_out:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALa0,a1,a2,a3,a4,a5,a6:STD_LOGIC;--定義1個信號作為內(nèi)部的連接線。BEGINu0:f_suberPORTMAP(xin=>x0,yin=>y0,diff_out=>diff0,sub_in=>sin,sub_out=>a0);u1:f_suberPORTMAP(xin=>x1,yin=>y1,diff_out=>diff1,sub_in=>a0,sub_out=>a1);u2:f_suberPORTMAP(xin=>x2,yin=>y2,diff_out=>diff2,sub_in=>a1,sub_out=>a2);u3:f_suberPORTMAP(xin=>x3,yin=>y3,diff_out=>diff3,sub_in=>a2,sub_out=>a3);u4:f_suberPORTMAP(xin=>x4,yin=>y4,diff_out=>diff4,sub_in=>a3,sub_out=>a4);u5:f_suberPORTMAP(xin=>x5,yin=>y5,diff_out=>diff5,sub_in=>a4,sub_out=>a5);u6:f_suberPORTMAP(xin=>x6,yin=>y6,diff_out=>diff6,sub_in=>a5,sub_out=>a6);u7:f_suberPORTMAP(xin=>x7,yin=>y7,diff_out=>diff7,sub_in=>a6,sub_out=>sout);ENDARCHITECTUREs8;3-5用VHDL設(shè)計一個3-8譯碼器，要求分別用(條件)賦值語句、case語句、ifelse語句或移位操作符來完成。對比這4種方式中，哪一種最節(jié)省邏輯資源。解〔1〕：條件賦值語句--3-53到8譯碼器設(shè)計(條件賦值語句實現(xiàn))LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;--為使用類型轉(zhuǎn)換函數(shù)，翻開此程序包。ENTITYdecoder3to8ISport(DIN:INSTD_LOGIC_VECTOR(2DOWNTO0);DOUT:OUTBIT_VECTOR(7DOWNTO0));ENDdecoder3to8;ARCHITECTUREbehaveOFdecoder3to8ISBEGINWITHCONV_INTEGER(DIN)SELECTDOUT<="00000001"WHEN0,"00000010"WHEN1,"00000100"WHEN2,"00001000"WHEN3,"00010000"WHEN4,"00100000"WHEN5,"01000000"WHEN6,"10000000"WHEN7,UNAFFECTEDWHENOTHERS;ENDbehave;解〔2〕：case語句--3-53到8譯碼器設(shè)計(case語句實現(xiàn))LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;--為使用類型轉(zhuǎn)換函數(shù)，翻開此程序包。ENTITYdecoder3to8ISport(DIN:INSTD_LOGIC_VECTOR(2DOWNTO0);DOUT:OUTBIT_VECTOR(7DOWNTO0));ENDdecoder3to8;ARCHITECTUREbehaveOFdecoder3to8ISBEGINPROCESS(DIN)BEGINCASECONV_INTEGER(DIN)ISWHEN0=>DOUT<="00000001";WHEN1=>DOUT<="00000010";WHEN2=>DOUT<="00000100";WHEN3=>DOUT<="00001000";WHEN4=>DOUT<="00010000";WHEN5=>DOUT<="00100000";WHEN6=>DOUT<="01000000";WHEN7=>DOUT<="10000000";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDbehave;解〔3〕：if_else語句--3-53到8譯碼器設(shè)計(if_else語句實現(xiàn))LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;--為使用類型轉(zhuǎn)換函數(shù)，翻開此程序包。ENTITYdecoder3to8ISport(DIN:INSTD_LOGIC_VECTOR(2DOWNTO0);DOUT:OUTBIT_VECTOR(7DOWNTO0));ENDdecoder3to8;ARCHITECTUREbehaveOFdecoder3to8ISBEGINPROCESS(DIN)BEGINIFCONV_INTEGER(DIN)=0THENDOUT<="00000001";ELSIFCONV_INTEGER(DIN)=1THENDOUT<="00000010";ELSIFCONV_INTEGER(DIN)=2THENDOUT<="00000100";ELSIFCONV_INTEGER(DIN)=3THENDOUT<="00001000";ELSIFCONV_INTEGER(DIN)=4THENDOUT<="00010000";ELSIFCONV_INTEGER(DIN)=5THENDOUT<="00100000";ELSIFCONV_INTEGER(DIN)=6THENDOUT<="01000000";ELSIFCONV_INTEGER(DIN)=7THENDOUT<="10000000";ENDIF;ENDPROCESS;ENDbehave;解〔4〕：移位操作符--3-53到8譯碼器設(shè)計(移位操作實現(xiàn))LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;--為使用類型轉(zhuǎn)換函數(shù)，翻開此程序包。ENTITYdecoder3to8ISport(DIN:INSTD_LOGIC_VECTOR(2DOWNTO0);DOUT:OUTBIT_VECTOR(7DOWNTO0));ENDdecoder3to8;ARCHITECTUREbehaveOFdecoder3to8ISBEGINDOUT<="00000001"SLLCONV_INTEGER(DIN);--被移位局部是常數(shù)ENDbehave;3-6設(shè)計一個對比電路，當(dāng)輸入的8421BCD碼大于5時輸出1，否則輸出0。--解：3-6設(shè)計一個對比電路，當(dāng)輸入的8421BCD碼大于5時輸出1，否則輸出0。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYg_5_cmpISPORT(d_in:INSTD_LOGIC_VECTOR(3DOWNTO0);--輸入數(shù)據(jù)cmp_out:OUTSTD_LOGIC);--對比輸出(1:輸入數(shù)據(jù)>5)ENDg_5_cmp;ARCHITECTUREBHVOFg_5_cmpISBEGINPROCESS(d_in)BEGINIF(d_in>"0101")THENcmp_out<='1';--輸入數(shù)據(jù)大于5，對比輸出1。elsecmp_out<='0';--輸入數(shù)據(jù)小于等于5，對比輸出0。ENDIF;ENDPROCESS;ENDBHV;3-7利用if語句設(shè)計一個全加器。--3-7利用if語句設(shè)計一個全加器LIBRARYIEEE;--1位二進(jìn)制全加器頂層設(shè)計描述USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYf_adderISPORT(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISBEGINPROCESS(ain,bin,cin)BEGINIFain='1'XORbin='1'XORcin='1'THENsum<='1';ELSEsum<='0';ENDIF;IF(ain='1'ANDbin='1')OR(ain='1'ANDcin='1')OR(bin='1'ANDcin='1')OR(ain='1'ANDbin='1'ANDcin='1')THENcout<='1';ELSEcout<='0';ENDIF;ENDPROCESS;ENDARCHITECTUREfd1;3-8設(shè)計一個求補(bǔ)碼的程序，輸入數(shù)據(jù)是一個有符號的8位二進(jìn)制數(shù)。--解：3-8設(shè)計一個求補(bǔ)碼的程序，輸入數(shù)據(jù)是一個有符號的8位二進(jìn)制數(shù)。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYorg_patchISPORT(org_data:INSTD_LOGIC_VECTOR(7DOWNTO0);--原碼輸入patch_data:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--補(bǔ)碼輸出ENDorg_patch;ARCHITECTUREBHVOForg_patchISBEGINPROCESS(org_data)BEGINIF(org_data(7)='0')THENpatch_data<=org_data;--org_data>=0，補(bǔ)碼=原碼。elsepatch_data<=org_data(7)&(notorg_data(6DOWNTO0))+1;--org_data<0，補(bǔ)碼=|原碼|取反+1。ENDIF;ENDPROCESS;ENDBHV;3-9設(shè)計一個格雷碼至二進(jìn)制數(shù)的轉(zhuǎn)換器。--3-9設(shè)計一個格雷碼至二進(jìn)制數(shù)的轉(zhuǎn)換器。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;--為使用類型轉(zhuǎn)換函數(shù)，翻開此程序包。ENTITYgrayTObinaryISport(DIN:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT:OUTBIT_VECTOR(3DOWNTO0));ENDgrayTObinary;ARCHITECTUREbehaveOFgrayTObinaryISBEGINPROCESS(DIN)BEGINCASEDINISWHEN"0000"=>DOUT<="0000";WHEN"0001"=>DOUT<="0001";WHEN"0011"=>DOUT<="0010";WHEN"0010"=>DOUT<="0011";WHEN"0110"=>DOUT<="0100";WHEN"0111"=>DOUT<="0101";WHEN"0101"=>DOUT<="0110";WHEN"0100"=>DOUT<="0111";WHEN"1100"=>DOUT<="1000";WHEN"1101"=>DOUT<="1001";WHEN"1111"=>DOUT<="1010";WHEN"1110"=>DOUT<="1011";WHEN"1010"=>DOUT<="1100";WHEN"1011"=>DOUT<="1101";WHEN"1001"=>DOUT<="1110";WHEN"1000"=>DOUT<="1111";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDbehave;3-10利用if語句設(shè)計一個3位二進(jìn)制數(shù)A[2..0]、B[2..0]的對比器電路。對于對比(A<B)、(A>B)、(A=B)的結(jié)果分別給出輸出信號LT=1、GT=1、EQ=1。--3-10利用if語句設(shè)計一個3位二進(jìn)制數(shù)A[2..0]、B[2..0]的對比器電路。--對于對比(A<B)、(A>B)、(A=B)的結(jié)果分別給出輸出信號LT=1、GT=1、EQ=1。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOMPISPORT(A,B:INSTD_LOGIC_VECTOR(2DOWNTO0);--兩個3位輸入LT:OUTSTD_LOGIC;--小于輸出GT:OUTSTD_LOGIC;--大于輸出EQ:OUTSTD_LOGIC);--等于輸出ENDENTITYCOMP;ARCHITECTUREONEOFCOMPISBEGINPROCESS(A,B)BEGINIF(A<B)THENLT<='1';ELSELT<='0';ENDIF;IF(A>B)THENGT<='1';ELSEGT<='0';ENDIF;IF(A=B)THENEQ<='1';ELSEEQ<='0';ENDIF;ENDPROCESS;--LT<=(A<B);--小于--GT<=(A>B);--大于--EQ<=(A=B);--等于ENDARCHITECTUREONE;3-11利用8個全加器，可以構(gòu)成一個8位加法器。利用循環(huán)語句來實現(xiàn)這項設(shè)計。并以此項設(shè)計為例，使用GENERIC參數(shù)傳遞的功能，設(shè)計一個32位加法器。--3-11利用GENERIC參數(shù)和循環(huán)語句將8個全加器構(gòu)成成8位加法器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYADDER8BISGENERIC(S:INTEGER:=8);--定義參數(shù)S為整數(shù)類型，且等于4PORT(A,B:INSTD_LOGIC_VECTOR(S-1DOWNTO0);CIN:INSTD_LOGIC;SUM:OUTSTD_LOGIC_VECTOR(S-1DOWNTO0);COUT:OUTSTD_LOGIC);ENDENTITYADDER8B;ARCHITECTUREONEOFADDER8BISBEGINPROCESS(A,B,CIN)VARIABLES1:STD_LOGIC_VECTOR(S-1DOWNTO0);VARIABLEC1:STD_LOGIC;--_VECTOR(SDOWNTO0);BEGINC1:=CIN;--C1(0):=CIN;FORiIN1TOSLOOPIFA(i-1)='1'XORB(i-1)='1'XORC1='1'THENS1(i-1):='1';ELSES1(i-1):='0';ENDIF;IF(A(i-1)='1'ANDB(i-1)='1')OR(A(i-1)='1'ANDC1='1')OR(B(i-1)='1'ANDC1='1')OR(A(i-1)='1'ANDB(i-1)='1'ANDC1='1')THENC1:='1';ELSEC1:='0';ENDIF;ENDLOOP;SUM<=S1;COUT<=C1;ENDPROCESS;ENDARCHITECTUREONE;3-12設(shè)計一個2位BCD碼減法器。注意可以利用BCD碼加法器來實現(xiàn)。因為減去一個二進(jìn)制數(shù)，等于加上這個數(shù)的補(bǔ)碼。只是需要注意，作為十進(jìn)制的BCD碼的補(bǔ)碼獲取方式與普通二進(jìn)制數(shù)稍有不同。我們知道二進(jìn)制數(shù)的補(bǔ)碼是這個數(shù)的取反加1。假設(shè)有一個4位二進(jìn)制數(shù)是0011，其取補(bǔ)實際上是用1111減去0011，再加上l。相類似，以4位二進(jìn)制表達(dá)的BCD碼的取補(bǔ)則是用9(1001)減去這個數(shù)再加上1。--3-12設(shè)計2位BCD碼減法器(利用減去數(shù)等于加上該數(shù)補(bǔ)碼方法)(a-b=a+[-b]補(bǔ)碼)LIBRARYIEEE;--待例化元件USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_arith.ALL;USEIEEE.STD_LOGIC_unsigned.ALL;ENTITYSUB2BCDISPORT(a,b:INSTD_LOGIC_VECTOR(7DOWNTO0);diff:outSTD_LOGIC_VECTOR(7DOWNTO0);sout:OUTSTD_LOGIC);ENDSUB2BCD;ARCHITECTUREbehaveOFSUB2BCDISBEGINPROCESS(a,b)VARIABLEcc:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFa<bTHENsout<='1';ELSEsout<='0';ENDIF;cc:="10011010"-b;IFcc(3DOWNTO0)>"1001"THENcc:=cc+"00000110";ENDIF;IFcc(7DOWNTO4)>"1001"THENcc:=cc+"01100000";ENDIF;cc:=a+cc;IFcc(3DOWNTO0)>"1001"THENcc:=cc+"00000110";ENDIF;IFcc(7DOWNTO4)>"1001"THENcc:=cc+"01100000";ENDIF;IFa<bTHENcc:="10011010"-cc;IFcc(3DOWNTO0)>"1001"THENcc:=cc+"00000110";ENDIF;IFcc(7DOWNTO4)>"1001"THENcc:=cc+"01100000";ENDIF;ENDIF;diff<=cc;ENDPROCESS;ENDbehave;3-13設(shè)計一個4位乘法器，為此首先設(shè)計一個加法器，用例化語句調(diào)用這個加法器，用移位相加的方式完成乘法。并以此項設(shè)計為根基，使用GENERIC參數(shù)傳遞的功能，設(shè)計一個16位乘法器。--3-134位移位相加型乘法器設(shè)計(例化調(diào)用加法器)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYMULT4BISGENERIC(S:INTEGER:=4);--定義參數(shù)S為整數(shù)類型，且等于4PORT(R:OUTSTD_LOGIC_VECTOR(2*S-1DOWNTO0);A,B:INSTD_LOGIC_VECTOR(S-1DOWNTO0));ENDENTITYMULT4B;ARCHITECTUREONEOFMULT4BISCOMPONENTaddernISPORT(a,b:INSTD_LOGIC_VECTOR;result:outSTD_LOGIC_VECTOR);ENDCOMPONENT;SIGNALA0:STD_LOGIC_VECTOR(2*S-1DOWNTO0);SIGNALRR3,RR2,RR1,RR0,ZZ1,ZZ0:STD_LOGIC_VECTOR(2*S-1DOWNTO0);BEGINA0<=CONV_STD_LOGIC_VECTOR(0,S)&A;PROCESS(A,B)BEGINIF(B(0)='1')THENRR0<=TO_STDLOGICVECTOR(TO_BITVECTOR(A0)SLL0);ELSERR0<=(OTHERS=>'0');ENDIF;IF(B(1)='1')THENRR1<=TO_STDLOGICVECTOR(TO_BITVECTOR(A0)SLL1);ELSERR1<=(OTHERS=>'0');ENDIF;IF(B(2)='1')THENRR2<=TO_STDLOGICVECTOR(TO_BITVECTOR(A0)SLL2);ELSERR2<=(OTHERS=>'0');ENDIF;IF(B(3)='1')THENRR3<=TO_STDLOGICVECTOR(TO_BITVECTOR(A0)SLL3);ELSERR3<=(OTHERS=>'0');ENDIF;ENDPROCESS;u0:addernPORTMAP(a=>RR0,b=>RR1,result=>ZZ0);u1:addernPORTMAP(a=>ZZ0,b=>RR2,result=>ZZ1);u2:addernPORTMAP(a=>ZZ1,b=>RR3,result=>R);ENDARCHITECTUREONE;--3-13a16位乘法器(通過底層3-13_MULTSB和頂層GENERIC參數(shù)和傳遞例化語句實現(xiàn))LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMULT16BISPORT(D1,D2:INSTD_LOGIC_VECTOR(15DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(31DOWNTO0));END;ARCHITECTUREBHVOFMULT16BISCOMPONENTMULTSB--MULTS8模塊的調(diào)用聲明GENERIC(S:integer);--照抄MULTSB實體中關(guān)于參數(shù)“端口〞定義的語句PORT(R:OUTstd_logic_vector(2*S-1DOWNTO0);A,B:INstd_logic_vector(S-1DOWNTO0));ENDCOMPONENT;BEGINu1:MULTSBGENERICMAP(S=>16)PORTMAP(R=>Q,A=>D1,B=>D2);END;3-14用循環(huán)語句設(shè)計一個7人投票表決器。--解：3-14用循環(huán)語句設(shè)計一個7人投票表決器，及一個4位4輸出最大數(shù)值檢測電路。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYvote_7ISPORT(DIN:INSTD_LOGIC_VECTOR(6DOWNTO0);--7位表決輸入(1:同意，0:不同意)G_4:OUTSTD_LOGIC;--超過半數(shù)指示CNTH:OUTSTD_LOGIC_VECTOR(2DOWNTO0));--表決結(jié)果統(tǒng)計數(shù)ENDvote_7;ARCHITECTUREBHVOFvote_7ISBEGINPROCESS(DIN)VARIABLEQ:STD_LOGIC_VECTOR(2DOWNTO0);BEGINQ:="000";FORnIN0TO6LOOP--n是LOOP的循環(huán)變量IF(DIN(n)='1')THENQ:=Q+1;ENDIF;ENDLOOP;CNTH<=Q;IFQ>=4THENG_4<='1';ELSEG_4<='0';ENDIF;ENDPROCESS;ENDBHV;3-15設(shè)計一個4位4輸入最大數(shù)值檢測電路。--3-15設(shè)計一個4位4輸入最大數(shù)值檢測電路。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYMAXDATAISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);MAXOUT:OUTSTD_LOGIC);ENDENTITYMAXDATA;ARCHITECTUREONEOFMAXDATAISBEGINPROCESS(A)BEGINIFA="1111"THENMAXOUT<='1';ELSEMAXOUT<='0';ENDIF;ENDPROCESS;ENDARCHITECTUREONE;3-16設(shè)計VHDL程序，實現(xiàn)兩個8位二進(jìn)制數(shù)相加，然后將和左移或右移4位，并分別將移位后的值存入變量AA和BB中。--3-16設(shè)計VHDL程序，實現(xiàn)兩個8位二進(jìn)制數(shù)相加，然后將和左移或右移4位，并分別將移位后的值存入變量A和B中。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYADDER8BISGENERIC(S:INTEGER:=8);--定義參數(shù)S為整數(shù)類型，且等于4PORT(A,B:INSTD_LOGIC_VECTOR(S-1DOWNTO0);CIN:INSTD_LOGIC;SUM:OUTSTD_LOGIC_VECTOR(S-1DOWNTO0);COUT:OUTSTD_LOGIC;AA,BB:OUTSTD_LOGIC_VECTOR(S-1+4DOWNTO0));ENDENTITYADDER8B;ARCHITECTUREONEOFADDER8BISBEGINPROCESS(A,B,CIN)VARIABLES1:STD_LOGIC_VECTOR(S-1DOWNTO0);VARIABLEC1:STD_LOGIC;VARIABLEAB:STD_LOGIC_VECTOR(S-1+4DOWNTO0);BEGINC1:=CIN;FORiIN1TOSLOOPIFA(i-1)='1'XORB(i-1)='1'XORC1='1'THENS1(i-1):='1';ELSES1(i-1):='0';ENDIF;IF(A(i-1)='1'ANDB(i-1)='1')OR(A(i-1)='1'ANDC1='1')OR(B(i-1)='1'ANDC1='1')OR(A(i-1)='1'ANDB(i-1)='1'ANDC1='1')THENC1:='1';ELSEC1:='0';ENDIF;ENDLOOP;SUM<=S1;COUT<=C1;AA<=TO_STDLOGICVECTOR(TO_BITVECTOR("0000"&S1)SLL4);BB<=TO_STDLOGICVECTOR(TO_BITVECTOR("0000"&S1)SRL4);ENDPROCESS;ENDARCHITECTUREONE;3-17舉例說明GENERIC說明語句〔在實體定義語句中定義類屬常數(shù)〕和GENERIC映射語句〔在例化語句中將類屬常數(shù)賦予新值〕有何用處。P823-18表達(dá)式C<=A+B中，A、B和C的數(shù)據(jù)類型都是STD_LOGIC_VECTOR，是否能直接進(jìn)展加法運算?說明原因和解決方法。能〔第一種將A、B轉(zhuǎn)換成整型數(shù)相加結(jié)果再轉(zhuǎn)換成邏輯位矢后送CP89；第二種使用USEIEEE.SDT_LOGIC_UNSIGNED.ALL語句翻開重載運算符程序包。P70，P130〕3-19VHDL中有哪三種數(shù)據(jù)對象?詳細(xì)說明它們的功能特點以及使用方法，舉例說明數(shù)據(jù)對象與數(shù)據(jù)類型的關(guān)系。信號，變量，常量P713-20能把任意一種進(jìn)制的值向一整數(shù)類型的數(shù)據(jù)對象賦值嗎?如果能，若何做?能〔假設(shè)A,B,C,D是信號整數(shù)類型，A<=16#df#;B<=8#23#;C<=2#01#;D<=10〕P833-21答復(fù)有關(guān)BIT和BOOLEAN數(shù)據(jù)類型的問題：P59(1)解釋BIT(‘0’；‘1’)和BOOLEAN(“TRUE〞，“FALSE〞)類型的區(qū)別。(2)對于邏輯操作應(yīng)使用哪種類型?BIT(3)關(guān)系操作的結(jié)果為哪種類型?BOOLEAN(4)IF語句測試的表達(dá)式是哪種類型?BOOLEAN3-22用兩種方法設(shè)計8位對比器，對比器的輸入是兩個待對比的8位數(shù)A=[A7..A0]和B=[B7..80]，輸出是D、E、F。當(dāng)A=B時D=1；當(dāng)A>B時E=1；當(dāng)A<B時F=1。第一種設(shè)計方案是常規(guī)的對比器設(shè)計方法，即直接利用關(guān)系操作符進(jìn)展編程設(shè)計；第二種設(shè)計方案是利用減法器來完成，通過減法運算后的符號和結(jié)果來判別兩個被對比值的大小。對兩種設(shè)計方案的資源耗用情況進(jìn)展對比，并給以解釋。--3-22對比器的輸入是兩個待對比的8位數(shù)A=[A7..A0]和B=[B7..80]，輸出是EQ、GT、F。當(dāng)A=B時EQ=1；當(dāng)A>B時GT=1；當(dāng)A<B時LT=1。--第一種設(shè)計方案是常規(guī)的對比器設(shè)計方法，即直接利用關(guān)系操作符進(jìn)展編程設(shè)計。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOMPISPORT(A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);--兩個3位輸入LT:OUTSTD_LOGIC;--小于輸出GT:OUTSTD_LOGIC;--大于輸出EQ:OUTSTD_LOGIC);--等于輸出ENDENTITYCOMP;ARCHITECTUREONEOFCOMPISBEGINPROCESS(A,B)BEGINIF(A<B)THENLT<='1';ELSELT<='0';ENDIF;IF(A>B)THENGT<='1';ELSEGT<='0';ENDIF;IF(A=B)THENEQ<='1';ELSEEQ<='0';ENDIF;ENDPROCESS;ENDARCHITECTUREONE;--3-22對比器的輸入是兩個待對比的8位數(shù)A=[A7..A0]和B=[B7..80]，輸出是EQ、GT、F。當(dāng)A=B時EQ=1；當(dāng)A>B時GT=1；當(dāng)A<B時LT=1。--第二種設(shè)計方案是利用減法器來完成，通過減法運算后的符號和結(jié)果來判別兩個被對比值的大小。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOMPISPORT(A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);--兩個3位輸入LT:OUTSTD_LOGIC;--小于輸出GT:OUTSTD_LOGIC;--大于輸出EQ:OUTSTD_LOGIC);--等于輸出ENDENTITYCOMP;ARCHITECTUREONEOFCOMPISSIGNALC:STD_LOGIC_VECTOR(7DOWNTO0);SIGNALD,E,F,G:INTEGERBEGINC<=A-B;D<=10;E<=16#D9#;F<=8#72#;G<=2#11010010#;PROCESS(A,B)BEGINIF(C(7)='1')THENLT<='1';ELSELT<='0';ENDIF;IF(C=0)THENEQ<='1';ELSEEQ<='0';IF(C(7)='0')THENGT<='1';ELSEGT<='0';ENDIF;ENDIF;ENDPROCESS;ENDARCHITECTUREONE;3-23根據(jù)圖3-19，用兩種不同描述方式設(shè)計一4選1多路選擇器。在設(shè)計中需要表達(dá)此電路由三個2選l多路選擇器構(gòu)成。解1:層次例化；解2:單層3進(jìn)程。--解1：層次例化。底層元件mux21a.vhd程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux21aISPORT(a,b,s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;--解1：層次例化。頂層mux41b.vhd程序如下：LIBRARYieee;USEieee.std_logic_1164.all;ENTITYmux41bISport(X0,X1,X2,X3:INSTD_LOGIC;S0,S1:INSTD_LOGIC;OUTY:OUTSTD_LOGIC);ENDmux41b;ARCHITECTUREbdf_typeOFmux41bIScomponentmux21aPORT(a,b,s:INSTD_LOGIC;y:OUTSTD_LOGIC);endcomponent;signalN0,N1:STD_LOGIC;BEGINu1:mux21aPORTMAP(a=>X0,b=>X1,s=>S0,y=>N0);u2:mux21aPORTMAP(a=>X2,b=>X3,s=>S0,y=>N1);u3:mux21aPORTMAP(a=>N0,b=>N1,s=>S1,y=>OUTY);END;--解2：單層構(gòu)造mux41a.vhd程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux41aISPORT(x1,x2,x3,x4,s0,s1:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmux41a;ARCHITECTUREoneOFmux41aISsignalN0,N1:STD_LOGIC;BEGINcom1:PROCESS(x1,x2,s0)BEGINIFs0='0'THENN0<=x1;ELSEN0<=x2;ENDIF;ENDPROCESS;com2:PROCESS(x3,x4,s0)BEGINIFs0='0'THENN1<=x3;ELSEN1<=x4;ENDIF;ENDPROCESS;com3:PROCESS(N0,N1,s1)BEGINIFs1='0'THENy<=N0;ELSEy<=N1;ENDIF;ENDPROCESS;ENDARCHITECTUREone;4習(xí)題4-1歸納利用QuartusII進(jìn)展VHDL文本輸入設(shè)計的流程：從文件輸入一直到硬件功能測試。P96~P110答：1建設(shè)工作庫文件夾和編輯設(shè)計文件；2創(chuàng)立工程；3編譯前設(shè)置；4全程編譯；5時序仿真；6引腳鎖定；7配置文件下載；8翻開SignalTapII編輯窗口；9調(diào)入SignalTapII的待測信號；10SignalTapII參數(shù)設(shè)置；11SignalTapII參數(shù)設(shè)置文件存盤；12帶有SignalTapII測試信息的編譯下載；13啟動SignalTapII進(jìn)展采樣與分析；14SignalTapII的其他設(shè)置和控制方法。4-2參考QuartusII的Help，詳細(xì)說明Assignments菜單中Settings對話框的功能?！?〕說明其中的TimingRequirements&Qptions的功能、使用方法和檢測途徑?！?〕說明其中的CompilationProcess的功能和使用方法?！?〕說明Analysis&SynthesisSetting的功能和使用方法，以及其中的SynthesisNetlistOptimization的功能和使用方法。(1)說明其中的TimingRequirements&Qptions的功能、他用方法和檢測途經(jīng)。SpecifyingTimingRequirementsandOptions(ClassicTimingAnalyzer)YoucanspecifytimingrequirementsforClassictiminganalysisthathelpyouachievethedesiredspeedperformanceandothertimingcharacteristicsfortheentireproject,forspecificdesignentities,orforindividualclocks,nodes,andpins.Whenyouspecifyeitherproject-wideorindividualtimingrequirements,theFitteroptimizestheplacementoflogicinthedeviceinordertomeetyourtiminggoals.YoucanusetheTimingwizardortheTimingAnalysisSettingscommandtoeasilyspecifyallproject-widetimingrequirements,oryoucanusetheAssignmentEditortoassignindividualclockorI/Otimingrequirementstospecificentities,nodes,andpins,ortoallvalidnodesincludedinawildcardorassignmentgroupassignment.Tospecifyproject-widetimingrequirements:OntheAssignmentsmenu,clickSettings.IntheCategorylist,selectTimingAnalysisSettings.Tospecifyproject-widetSU,tH,tCO,and/ortPDtimingrequirements,specifyvaluesunderDelayrequirements.Tospecifyproject-wideminimumdelayrequirements,specifyoptionsunderMinimumdelayrequirements.UnderClockSettings,selectDefaultrequiredfmax.IntheDefaultrequiredfmaxbox,typethevalueoftherequiredfMAXandselectatime