《 FPGA應(yīng)用技術(shù)及實(shí)踐 》 綜合測(cè)試題3_第1頁(yè)
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綜合試題三______7、目前應(yīng)用最廣泛的HDL(硬件描述語(yǔ)言)有___VHDL_，_Verilog__USEIEEE.STD_LOGIC_1164A.IEEEB.STDC.WQ:BUFFERSTD_LOGIC_VECTOR(2DOWNTA.counter23B.counterC.wQ:BUFFERSTD_LOGIC_VECTOR(2DOWNTA.counter23B.counterC.wA.STD_LOGIC_1164B.IEEE_LOGIC_1164C.WORK_LOGIC_1164端A.INB.OUTC.BUFA.INB.OUTC.BUFA.INB.BEGINC.VARIABLEqtmp:STD_LOGIC_VECTOR(7DOWNTCA.INB.ENDC.BEA.=>B.>=C.<=____ VARIABLEqtmp:STD_LOGIC_VECTOR(7DOWNTO0 Aqtmp:STD_LOGIC_VECTOR(A.VARIABLEB.SIGNALC.BE A.dout(1)B.dout(3)C.doutA.順序語(yǔ)句B.并行語(yǔ)句CA.順序語(yǔ)句B.并行語(yǔ)句C？（3．簡(jiǎn)述在基于FPGA/CPLD的EDA設(shè)計(jì)EDA工具在設(shè)計(jì)中提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能更方便進(jìn)行設(shè)計(jì)輸入，快速處理和器件編程。EDA工具還提供了多平臺(tái)的設(shè)計(jì)環(huán)境，：（ignalmyreg:std_logic_vector(31downtosignalmymen:std_logicAchitecturetwoofoneisUseieee.std_logic_unsigned.alPort(clk:instd_logiAchitactureoneoffenpinisTmp<=nottmp;Endif;Iftmp<3thentmp<=tmp+1;Iftmp=3thencout<=’1’;elsecouEndif;useieee.std_logic_1port(clk,cl:instd_logic;architecturebehavofdff1

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