《 FPGA應(yīng)用技術(shù)及實踐 》 綜合測試題6_第1頁
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文檔簡介

綜合試題六4.進程中的信號賦值語句，其信號更新是5.VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)A.時序邏輯電路B.組合邏輯電路C.雙向電路D.三態(tài)控制高運行速度（即速度優(yōu)化指出下列哪些方法是①流水線設(shè)計②資源共享③邏輯優(yōu)化④串行化⑤寄存器配平A.①③⑤B.②C.②⑤⑥A.State0B.9moonC.Not_Ack_0D.signaA.2#1111_1110#B.8#276#C.10#170#D.16#E#E1A.Max+PlusIIB.ModelSimA.實體B.結(jié)構(gòu)體C.任何位置D.A.文件名和實體可以不同名B.文件名和實體名C.文件名和實體名相同DA.實體中任何位置B.實體中特定位置C.結(jié)構(gòu)體中任何位置D.A.STD_LOGICB.STD_LOGIC_VECTORC.BITD.ARA.仿真器B.綜合器C.適配器D.下載器A.CreatedefaultsymbolB.SimC.CompilerD.TimingA.IEEEB.STDC.WORKD.PACKAA.變量賦值B.信號賦值C.PROCA.clock’EVENTB.clock’EVENTANDclock=’1’C.clock=’0’D.clock’EVENTANDclock

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