《Xilinx FPGA設(shè)計基礎(chǔ)》課件第5章

第5章FPGA的配置和電源設(shè)計5.1FPGA的配置

5.2FPGA的電源設(shè)計

5.1FPGA的配置

5.1.1FPGA的配置引腳

FPGA的配置引腳可分為兩類：專用配置引腳和非專用配置引腳。

專用配置引腳只有在配置時起作用，包括配置模式引腳M2、M1、M0；配置時鐘引腳CCLK；配置邏輯異步復(fù)位引腳PROG；啟動控制引腳DONE以及邊界掃描引腳TDI、TDO、TMS、TCK。

非專用配置引腳在配置完成后則可以作為普通的I/O引腳使用，包括Din、D0～D7、CS、WRITE、BUSY、INIT。

在不同的配置模式下，配置時鐘引腳信號CCLK可由FPGA內(nèi)部產(chǎn)生，也可以由外部控制電路提供。5.1.2FPGA的配置模式

通常，F(xiàn)PGA有四種配置模式：從串模式(Slave-Serial)、主串模式(Master-Serial)、從并模式(Slave-Parallel/Select-Map)以及邊界掃描模式(Boundary-Scan)。具體的配置模式由模式選擇引腳M2、M1、M0決定。表5.1為不同的配置模式所對應(yīng)的M2、M1、M0，配置時鐘的方向以及相應(yīng)的數(shù)據(jù)位寬。表5.1FPGA的四種配置模式5.1.3FPGA的配置流程

FPGA的配置流程如圖5.1所示。圖5.1FPGA的配置流程圖

1．初始化

系統(tǒng)上電后，如果FPGA滿足以下條件：內(nèi)核電壓Vccint大于1?V、輔助電壓Vccaux大于2?V、(流程圖中是Bank2)的I/O輸出驅(qū)動電壓Vcco_4大于1?V，F(xiàn)PGA便會自動進行初始化。初始化過程完成后，DONE信號將會變低。

在系統(tǒng)上電的情況下，通過設(shè)置PROG引腳為低電平，可以對FPGA進行重新配置。

2．清空配置存儲器

初始化過程結(jié)束后，INIT信號會被置為低電平，同時開始清空配置存儲器。清空配置存儲器后，INIT信號將重新被置為高電平。用戶可以通過將PROG或INIT信號(INIT為雙向信號)置為低電平，達到延長清空配置存儲器時間、確保存儲器被清空的目的。

3．加載配置數(shù)據(jù)

清空配置存儲器之后，F(xiàn)PGA對配置模式引腳M2、M1、M0進行采樣，以確定使用何種方式來加載配置數(shù)據(jù)，然后完成配置數(shù)據(jù)的加載過程。

4．CRC校驗

FPGA在加載配置數(shù)據(jù)的同時，會根據(jù)一定的算法產(chǎn)生一個CRC值，這個值將會和配置文件中內(nèi)置的CRC值進行比較，如果兩者不一致，則說明加載發(fā)生錯誤，INIT引腳將會被置為低電平，加載過程被中斷。此時若要進行重新配置，只需將PROG置為低電平即可。

5．Start-Up(啟動)

Start-Up階段是FPGA由配置狀態(tài)過渡到用戶狀態(tài)的過程。在Start-Up完成后，F(xiàn)PGA便可實現(xiàn)用戶編程的功能。

在Start-Up階段，F(xiàn)PGA會進行以下操作：

●將DONE信號置高電平，若DONE信號沒有置高，則說明數(shù)據(jù)加載過程失??；●?在配置過程中，器件的所有I/O引腳均為三態(tài)，此時，全局三態(tài)信號GTS置低電平，這些I/O腳將會從三態(tài)切換到用戶設(shè)置的狀態(tài)；

●?全局復(fù)位信號GSR置低電平，所有觸發(fā)器進入工作狀態(tài)；

●?全局寫允許信號GWE置低電平，所有內(nèi)部RAM有效；

●?整個過程共用8個時鐘周期C0～C7。

在默認的情況下，這些操作都和配置時鐘CCLK同步。在DONE信號置高之前，GTS、GSR、GWE都保持高電平。5.1.4FPGA的配置電路

以Spartan3E/3A系列FPGA為例，給出5.1.2節(jié)所述的四種配置模式分別對應(yīng)的配置電路圖，如圖5.2～圖5.5所示。圖5.2從串模式的配置電路圖圖5.3主串模式的配置電路圖圖5.4從并模式的配置電路圖圖5.5邊界掃描模式的配置電路圖

5.2FPGA的電源設(shè)計

5.2.1FPGA的電源指標(biāo)

1．電壓容限

1)內(nèi)核電壓Vccint

1.0V+/-5%(Virtex-5)；

1.2V+/-5%(Virtex-4，Spartan-3/3E/3A/3AN)；

1.5V+/-5%(Virtex-2，Virtex-2Pro)。

2)輔助電壓Vccaux

2.5V(Virtex-4/5，Spartan-3/3E)；

2.5V或3.3V(Virtex-2，Virtex-2Pro，Spartan-3A/3AN)；

?為JTAG和時鐘電路供電。

3)接口I/O電壓Vcco

1.2～3.3V；

?每個I/OBank可獨立選擇不同大小的Vcco。

4)參考電壓Vref

0.9～3.3V；

?僅用于某些I/O接口標(biāo)準(zhǔn)。

5)高速SERDES和PLL所需的模擬電壓

1.0V和1.2V(Virtex-5)；

1.2V和2.5V(Virtex-4)；

?即使未使用高速SERDES，也需要與其電源引腳相連。

2．電壓上升時間

為了保證FPGA正常啟動，核心電壓(Vccint)的上升時間Tr必須在特定的范圍內(nèi)，Xilinx定義了最小和最大上升時間，如表5.2所示。此外，電壓上升必須單調(diào)，不允許有波動。某些DC/DC變換芯片，比如TI的TPS5461X系列可以外部調(diào)節(jié)電壓上升時間，給設(shè)計帶來了方便。表5.2電壓上升時間

3．供電順序

根據(jù)Xilinx的文檔，對于Virtex-4/5、Virtex-2、Virtex-2Pro和Spartan-3/3E/3A/3AN系列FPGA沒有電壓的供電順序要求，推薦所有的供電電壓同時上電，否則，可能產(chǎn)生較大的啟動電流。對于Spartan-IIE系列，推薦核心電壓和I/O電壓同時供給。對于SpartanII系列上電順序可以任意。

設(shè)計經(jīng)驗表明，大部分情況下對于Xilinx的FPGA來說，核心電壓先于I/O電壓供給是個比較好的做法。5.2.2FPGA的功耗估計

FPGA的功耗由兩部分組成：靜態(tài)功耗和動態(tài)功耗。

FPGA的功耗大小一般取決于以下因素：內(nèi)部資源的使用率，工作時鐘頻率，輸出變化率，布線密度，I/O電壓等。不同的應(yīng)用，電源實際功耗相差非常大。

Xilinx提供了估計電源功耗的軟件XpowerAnalyzer(嵌在ISE內(nèi))，可以比較準(zhǔn)確地估計各系列FPGA的功耗，是一個很好的工具。利用此工具我們得到了比較準(zhǔn)確的、布局布線后的功耗結(jié)果，如圖5.6所示。圖5.6XpowerAnalyzer的功耗分析結(jié)果5.2.3FPGA的電源解決方案

根據(jù)采用FPGA系列的不同，核心電壓和I/O電壓可能是3.3V、2.5V、1.8V和1.5V。

總的來說，目前有三種常用的FPGA電源解決方案，分別是線性穩(wěn)壓器電源(LDO)、開關(guān)穩(wěn)壓器電源(DC/DC調(diào)整器和DC/DC控制器，兩者的差別主要是內(nèi)部是否集成FETs)模塊。在選擇方案時，需要綜合考慮系統(tǒng)要求、成本、效率、市場要求以及設(shè)計靈活性和封裝等眾多因素。

1．LDO線性穩(wěn)壓器電源

LDO線性穩(wěn)壓器只適用于降壓變換，具體效果與輸入/輸出電壓比有關(guān)。從基本原理來說，LDO根據(jù)負載電阻的變化情況來調(diào)節(jié)自身的內(nèi)電阻，從而保證穩(wěn)壓輸出端的電壓不變，其變換效率可以簡單地看做輸出與輸入電壓之比。

LDO的優(yōu)點：

非常簡易，只有極少的幾個引腳和非常少的外圍電路(外接輸入/輸出電容即可)，如圖5.7所示；

價格低廉；

芯片很小，所占面積僅為幾個mm2；

由于采用線性調(diào)節(jié)原理，LDO本質(zhì)上沒有輸出紋波。圖5.7LDO

LDO的缺點：

功率轉(zhuǎn)換效率低：功率損耗=(Vin-Vout)*I；

損耗功率以發(fā)熱方式釋放，隨著輸入和輸出電壓差別增大或者輸出電流增大，LDO的發(fā)熱也會按比例增大，因此對散熱控制方面要求很高；

由于發(fā)熱嚴重，在1.0～1.5V低電壓輸出時，很難輸出1A以上的電流；

有限的涌動電流控制。如今很多廠商都有適合FPGA應(yīng)用的低電壓、大電流LDO芯片，比如TI的TPS755XX和TPS756XX系列為5A電流輸出，TPS759XX系列為7.5A電流輸出；Linear的LT1585/A系列為5A輸出,LT1581系列為10A輸出；National的LMS1585A系列也為5A輸出，并與Linear的LT1585/A系列可以相互替換。

2．開關(guān)穩(wěn)壓器電源

1)?DC/DC調(diào)整器電源

DC/DC調(diào)整器利用了磁場儲能，無論升壓、降壓還是兩者同時進行，都可以實現(xiàn)相當(dāng)高的變換效率。與線性穩(wěn)壓(LDO)相比，盡管它要求更大的電路板面積，但對于FPGA這種需要大電流的應(yīng)用來說卻十分理想。由于變換效率高，因此發(fā)熱很小，這也使得散熱處理得以簡化。特別是，與LDO器件相比，它常常不需要附加一個成本較高、面積較大的散熱器?？紤]到DC/DC調(diào)整器集成有FETs，使用時只需外接一個電感和必不可少的輸入、輸出電容，故可以使整個解決方案的空間利用率大大提高。由于是開關(guān)穩(wěn)壓器電源，與線性穩(wěn)壓器電源(LDO)相比，DC/DC調(diào)整器輸出紋波電壓較大、瞬時恢復(fù)時間較慢、容易產(chǎn)生電磁干擾(EMI)。要取得低紋波、低EMI、低噪聲的電源，關(guān)鍵在于電路設(shè)計，尤其是輸入與輸出電容、輸出電感的選擇和布局，都有相當(dāng)?shù)闹v究。目前不少IC廠家都有適合FPGA應(yīng)用的大電流DC/DC調(diào)整器芯片，最大輸出電流達到了9A，比如Elantec的EL7556BC為6A輸出，EL7558BC為8A輸出；TI的TPS5461X系列為6A輸出，TPS54873為9A輸出。圖5.8以TI的TPS54610為例，給出使用DC/DC調(diào)整器電源的FPGA電源解決方案。圖5.8使用DC/DC調(diào)整器電源的FPGA電源解決方案

2)?DC/DC控制器電源

DC/DC控制器電源和DC/DC調(diào)整器電源的差別主要是沒有內(nèi)置的FETs，因此，它能夠保證設(shè)計有很大的靈活性，設(shè)計者可以選用有特定導(dǎo)通電阻的外接FET晶體管，并根據(jù)應(yīng)用的需要調(diào)整電流限。這在需要十幾甚至幾十安培電流的特大規(guī)模FPGA開發(fā)系統(tǒng)中非常有用。與DC/DC調(diào)整器相比，采用這種方案設(shè)計，既要選擇適當(dāng)?shù)妮斎肱c輸出電容、輸出電感，又要選擇符合要求的FET，增加了設(shè)計難度和總成本。此外，由于FET外置，占用空間也相對較大。目前DC/DC控制器芯片市場上非常多，比如TI，Linear,Maxim，National等公司都有相應(yīng)的產(chǎn)品，規(guī)格也相當(dāng)齊全，僅Maxim一家就有數(shù)十種此類產(chǎn)品，設(shè)計者可以根據(jù)自己的需求選擇合適的芯片。圖5.9以TI的TPS64200為例，描述了DC/DC控制器電源設(shè)計的典型電路。圖5.9DC/DC控制器電源設(shè)計的典型電路