《電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)》課件-第2章

第2章可編程邏輯器件2.1可編程邏輯器件基礎(chǔ)2.2典型CPLD器件2.3典型FPGA器件習(xí)題與思考

2.1可編程邏輯器件基礎(chǔ)

2.1.1基本概念

1．專用集成電路(ASIC)專用集成電路(ApplicationSpecificIntegratedCircuits，ASIC)是一種用戶定制的，把整個(gè)系統(tǒng)或部分功能模塊集成在一個(gè)單芯片內(nèi)實(shí)現(xiàn)的電路。ASIC的興起使電子系統(tǒng)的設(shè)計(jì)由使用集成電路芯片轉(zhuǎn)向設(shè)計(jì)集成電路或片上系統(tǒng)(SystemOnChip，SOC)。根據(jù)功能與應(yīng)用場(chǎng)合，專用集成電路又分為全定制專用集成電路與半定制專用集成電路。

2．全定制與半定制ASIC

全定制專用集成電路由集成電路生產(chǎn)廠商根據(jù)用戶需求定制，其功能一般針對(duì)專用場(chǎng)合的特定工作對(duì)象，其電路結(jié)構(gòu)固定，除非重新設(shè)計(jì)或定制，否則無法更改。該類芯片專業(yè)性強(qiáng)，適于大批量定型生產(chǎn)。典型的器件包括常用的通用存儲(chǔ)器、接口電路、通用CPU等。

半定制集成電路(Semi-CustomIntegratedCircuits，SIC)，是由生產(chǎn)廠商制造的半成品集成電路，可由用戶或集成電路廠商根據(jù)用戶要求進(jìn)行編程、生產(chǎn)，得到專用集成電路。早期的半定制集成電路主要包括門陣列(GateArray)、標(biāo)準(zhǔn)單元(StandardCell)，內(nèi)部集成一定數(shù)量的基本邏輯門與邏輯單元，通過相互之間的不同連接關(guān)系構(gòu)成不同的數(shù)字系統(tǒng)；后來，隨著集成電路技術(shù)的不斷進(jìn)步，集成電路在運(yùn)行速度、邏輯資源、功能等方面得到不斷發(fā)展，先后出現(xiàn)了功能更為強(qiáng)大的簡(jiǎn)單可編程邏輯器件(SPLD)，以及現(xiàn)在工程領(lǐng)域常用的復(fù)雜可編程邏輯器件(CPLD)、現(xiàn)場(chǎng)可編程邏輯器件(FPGA)與在系統(tǒng)可編程(ISP)邏輯器件。

3．可編程邏輯器件PLD

半定制ASIC的用戶定制早期主要由專業(yè)的集成電路廠商完成，制造廠首先生產(chǎn)通用性較強(qiáng)的半成品集成電路，而后根據(jù)最終用戶的具體要求固化電路，將這種半成品電路轉(zhuǎn)換為專用集成電路。這個(gè)過程需要集成電路廠商與終端用戶的多次交流、溝通，一定程度上束縛了半定制ASIC的應(yīng)用靈活性與易用性。

可編程邏輯器件是由專業(yè)集成電路廠家生產(chǎn)制造、可由用戶根據(jù)具體應(yīng)用場(chǎng)合進(jìn)行編程、配置，滿足特定應(yīng)用場(chǎng)合需求的半成品集成電路。

PLD器件內(nèi)部集成一定數(shù)量的邏輯門、觸發(fā)器等基本邏輯電路，按照一定排列方式排列。編程之前，基本邏輯電路各自獨(dú)立，不存在連接關(guān)系，也不具備具體的邏輯功能；通過用戶編程，PLD內(nèi)部的部分基本邏輯電路、邏輯單元形成特定的連接關(guān)系，相互之間構(gòu)成固定的輸入輸出關(guān)系，實(shí)現(xiàn)用戶程序指定的專有功能，相應(yīng)的集成電路也由PLD轉(zhuǎn)變?yōu)榫哂刑囟üδ艿膶Ｓ眉呻娐贰?/p>

PLD與常規(guī)電路以及常規(guī)專用集成電路存在本質(zhì)區(qū)別，常規(guī)電路一般包括多個(gè)分立元件、集成電路元件、元件之間的連線、支撐各元件及連線的電路板，電路一旦完成，元件之間的連線及其輸入輸出關(guān)系無法更改；PLD則由內(nèi)部集成的基本元件與連線構(gòu)成，具有更小的尺寸與功耗，內(nèi)部連線可以通過編程更改，形成新的電路。常規(guī)專用集成電路具有與PLD相似的結(jié)構(gòu)、集成度與功耗，只是其內(nèi)部構(gòu)成元件及連接關(guān)系固定，無法通過編程改變，功能相應(yīng)也無法改變。

2.1.2PLD器件的發(fā)展

1．PROM與PLA器件

可編程只讀存儲(chǔ)器(ProgrammableRead-OnlyMemory，PROM)與可編程邏輯陣列(ProgrammableLogicArrays，PLA)，二者統(tǒng)稱為現(xiàn)場(chǎng)可編程邏輯陣列(Field-ProgrammableLogicArray，F(xiàn)PLA)，出現(xiàn)于上世紀(jì)70年代初期，是早期重要的PLD器件。

2．PAL器件

70年代末，出現(xiàn)了可編程陣列邏輯(ProgrammableArrayLogic，PAL)。

3．GAL器件

80年代初，Lattice推出通用陣列邏輯(GenericArrayLogic，GAL)器件，具有可擦除、重復(fù)編程、加密等特點(diǎn)，此后GAL大量用于工業(yè)自動(dòng)化產(chǎn)品，實(shí)現(xiàn)相對(duì)簡(jiǎn)單的邏輯功能，取代常用的分立元件。

4．CPLD器件

80年代中期，在EPROM與GAL器件基礎(chǔ)上，Altera推出可用邏輯門數(shù)超500門的可擦除PLD器件(ErasableProgrammableLogicDevice，EPLD)。之后，Xilinx、Atmel針對(duì)EPLD器件展開了大量工作，推出多種制造工藝、結(jié)構(gòu)各不相同的器件，片內(nèi)資源不斷擴(kuò)大，最終形成了現(xiàn)在還在廣泛應(yīng)用的復(fù)雜可編程邏輯器件(ComplexProgrammableLogicDevice，CPLD)。

5．FPGA器件

80年代中期，Xilinx推出現(xiàn)場(chǎng)可編程門陣列(FieldProgrammableGateArray，F(xiàn)PGA)，相對(duì)于早期其他可編程器件，F(xiàn)PGA器件的規(guī)模要大得多，可容許邏輯的復(fù)雜程度也得到了極大的提高。FPGA的出現(xiàn)使面向特定復(fù)雜工業(yè)的專用集成電路成為可能，為滿足工業(yè)領(lǐng)域嚴(yán)苛的可靠性、集成度以及實(shí)時(shí)性等要求提供了一種有效解決方案，為可編程邏輯器件在工業(yè)現(xiàn)場(chǎng)的大規(guī)模廣泛應(yīng)用提供了重要的技術(shù)支撐。

6．ispLSI器件

90年代初，Lattice推出在系統(tǒng)可編程大規(guī)模集成電路(In-SystemProgrammableLargeScaleIntegration，ispLSI)，極大地方便了系統(tǒng)的修改、升級(jí)，由于其在系統(tǒng)可編程的特點(diǎn)，避免了重復(fù)制版等麻煩，使得系統(tǒng)研發(fā)周期極大地縮短。

7．ispPAC器件

90年代末，Lattice推出模擬可編程邏輯器件ispPAC(In-System-Programmability

ProgrammbleAnalogCircuits)，可實(shí)現(xiàn)信號(hào)調(diào)理、信號(hào)處理與信號(hào)轉(zhuǎn)換。ispPAC器件的出現(xiàn)帶給工業(yè)系統(tǒng)的改變是革命性的，不僅極大簡(jiǎn)化了模擬電路設(shè)計(jì)、調(diào)試與分析過程，而且使整個(gè)電路集成至一個(gè)單芯片，使系統(tǒng)可靠性、易修改性、集成度均得到極大提高。

2.1.3PLD的結(jié)構(gòu)特點(diǎn)與分類

1．基本結(jié)構(gòu)

圖2.1所示為早期可編程邏輯器件的基本結(jié)構(gòu)，其基本構(gòu)成單元主要包括與陣列、或陣列、輸入/輸出緩沖電路。PLD器件的輸入首先經(jīng)過輸入電路得到輸入項(xiàng)；之后，進(jìn)入器件的與陣列進(jìn)行與運(yùn)算，得到乘積項(xiàng)；而后，乘積項(xiàng)經(jīng)或陣列進(jìn)行或運(yùn)算，得到圖中的或項(xiàng)；最后，或項(xiàng)進(jìn)入輸出電路，在其控制下得到集成電路的總輸出。

圖2.1可編程邏輯器件的基本結(jié)構(gòu)

2．PLD器件的按復(fù)雜程度分類

PLD器件的分類方法主要有：根據(jù)復(fù)雜程度分類、根據(jù)編程特性分類、根據(jù)互聯(lián)結(jié)構(gòu)分類、根據(jù)制造工藝分類等幾種。目前主要根據(jù)器件的結(jié)構(gòu)復(fù)雜程度對(duì)PLD器件進(jìn)行分類，采用這種分類法，可編程器件可以分為SPLD、CPLD、FPGA與ISP器件，通常也把Lattice的ISP器件劃歸到CPLD器件。目前，應(yīng)用最為廣泛的主要有CPLD器件與FPGA器件。

1)

SPLD器件

SPLD(SimpleProgrammableLogicDevice)是最早出現(xiàn)的可編程邏輯器件，其采用圖2.1所示的電路結(jié)構(gòu)，主要包括PROM、PAL、PLA、GAL等器件。相對(duì)于后期的CPLD與FPGA，其規(guī)模較小，運(yùn)算速度、集成度低，只適于簡(jiǎn)單邏輯控制場(chǎng)合。

PROM：具有一個(gè)固定的與陣列和一個(gè)可編程的或陣列，一般作為數(shù)字系統(tǒng)的存儲(chǔ)器件使用。在計(jì)算機(jī)控制系統(tǒng)中，PROM器件通常用作系統(tǒng)的程序存儲(chǔ)器。

PAL：PAL的與陣列可編程，或陣列不可編程。由于器件的與陣列可編程，乘積項(xiàng)增多；GAL具有與PAL相同的陣列結(jié)構(gòu)，與陣列可編程、或陣列固定，同時(shí)，器件輸出配置了輸出邏輯宏單元(OutputLogicMacroCell，OLMC)，可組態(tài)為專用輸入、輸出、寄存器I/O等方式，實(shí)現(xiàn)時(shí)序或組合邏輯；二代GAL具有電擦寫、重復(fù)編程加密功能。

PLA：器件的與陣列和或陣列均具有可編程特性，其主要缺陷在于速度不高，同時(shí)在價(jià)格方面也不具備優(yōu)勢(shì)。PLA分為組合型與時(shí)序型兩類器件，分別用于實(shí)現(xiàn)組合邏輯電路與時(shí)序邏輯電路。

2)

CPLD器件

CPLD采用邏輯板塊編程而非邏輯門編程，其結(jié)構(gòu)以邏輯宏單元為基礎(chǔ)，構(gòu)成包括內(nèi)部的與陣列、或陣列和輸入/輸出控制模塊。由于受到本身資源規(guī)模的限制，CPLD器件通常用于相對(duì)簡(jiǎn)單的時(shí)序邏輯控制，適用于需要進(jìn)行系統(tǒng)擴(kuò)展、擴(kuò)大應(yīng)用范圍，提高或擴(kuò)展系統(tǒng)性能的場(chǎng)合。

3)

FPGA器件

FPGA器件通過靜態(tài)隨機(jī)存取存儲(chǔ)(StaticRandomAccessMemory，SRAM)工藝制造，采用邏輯單元陣列結(jié)構(gòu)，內(nèi)部主要包括可配置邏輯模塊(ConfigurableLogicBlock，CLB)、輸出輸入塊(InputOutputBlock，IOB)與內(nèi)部連線(Interconnect)。FPGA的組合邏輯通過查找表(16?×?1RAM)實(shí)現(xiàn)，查找表連接到D觸發(fā)器，而后驅(qū)動(dòng)其他邏輯電路或I/O，由此實(shí)現(xiàn)組合邏輯與時(shí)序邏輯電路功能。相對(duì)于其他PLD器件，F(xiàn)PGA具有設(shè)計(jì)靈活、集成度高、可重復(fù)編程、現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證等優(yōu)點(diǎn)。

4)

Lattice的ISP器件

ISP器件采用E2CMOS工藝制造，內(nèi)部具有存儲(chǔ)程序信息的E2PROM，可電擦除。ISP器件的編程利用PC機(jī)通過編程電纜實(shí)現(xiàn)。相對(duì)于其他PLD器件，ISP器件無需專用編程器，編程方便，具有良好的易用性與高性能，具備FPGA的靈活性、高密度等特點(diǎn)，可在線重新編程。

3．PLD器件的其他分類法

1)互連結(jié)構(gòu)分類法

這種分類方法根據(jù)器件的互連結(jié)構(gòu)進(jìn)行分類，分為確定型與統(tǒng)計(jì)型兩個(gè)類別。確定型PLD器件每次布線的互連關(guān)系相同，實(shí)現(xiàn)具有同一邏輯功能的集成電路時(shí)，不會(huì)因?yàn)槎啻闻渲?、適配而在PLD器件內(nèi)部產(chǎn)生不同的連接結(jié)構(gòu)。除FPGA之外的多數(shù)PLD器件均屬于該類型。

與確定型PLD器件相反，統(tǒng)計(jì)型PLD器件在實(shí)現(xiàn)同一邏輯功能時(shí)，每次配置、適配電路都會(huì)在PLD器件內(nèi)部產(chǎn)生不同的電路連接結(jié)構(gòu)，多數(shù)FPGA器件隸屬于該類器件。

2)編程特性分類法

該分類方法把大規(guī)?？删幊踢壿嬈骷譃橐淮慰删幊蘌LD器件與重復(fù)可編程PLD器件。一次可編程PLD器件只可編程一次，早期的PROM、PAL與熔絲類FPGA均是一次可編程PLD器件；可多次編程、重新配置的PLD器件則是重復(fù)可編程PLD器件，包括紫外光擦除的器件、電擦除器件。現(xiàn)有的PLD器件大多數(shù)都是重復(fù)可編程邏輯器件，且是電擦除，編程次數(shù)達(dá)數(shù)千次。

2.2典型CPLD器件

2.2.1MAX7000S系列器件

1．主要器件及特性

Altera是最早推出CPLD器件的PLD廠商，其目前尚在廣泛應(yīng)用的CPLD器件包括MAX7000S、MAX3000A與MAXⅡ等多個(gè)系列的PLD，表2.1所示為MAX7000S系列CPLD的主要器件及性能參數(shù)。

2．MAX7000S器件的結(jié)構(gòu)與功能

1)基本構(gòu)成

MAX7000S的邏輯結(jié)構(gòu)如圖2.2所示，其構(gòu)成主要包括邏輯陣列塊(LogicArrayBlock，LAB)、可編程連線陣(ProgrammableInterconnectArray,PIA)、I/O控制塊(I/OControlBlocks，IOB)與宏單元。

圖2.2MAX7000S器件的基本構(gòu)成

2)宏單元(Macrocell)

宏單元用來實(shí)現(xiàn)CPLD器件的邏輯功能，其基本結(jié)構(gòu)如圖2.3所示。

圖2.3宏單元的基本構(gòu)成

(1)宏單元由邏輯陣列(LogicArray)、乘積項(xiàng)選擇矩陣(Product-TermSelectMatrix)與可編程觸發(fā)器(ProgrammableRegister)三類功能模塊構(gòu)成。通過編程，宏單元分別實(shí)現(xiàn)時(shí)序邏輯、組合邏輯電路。

(2)邏輯陣列用來實(shí)現(xiàn)集成電路設(shè)計(jì)中的組合邏輯功能，邏輯陣列提供每個(gè)宏單元的五個(gè)乘積項(xiàng)。

(3)乘積項(xiàng)選擇矩陣分配乘積項(xiàng)作為或門、異或門的主要邏輯輸入，實(shí)現(xiàn)組合邏輯；或者把乘積項(xiàng)作為宏單元觸發(fā)器的清零、置位、時(shí)鐘和時(shí)鐘使能信號(hào)使用。

(1)宏單元由邏輯陣列(LogicArray)、乘積項(xiàng)選擇矩陣(Product-TermSelectMatrix)與可編程觸發(fā)器(ProgrammableRegister)三類功能模塊構(gòu)成。通過編程，宏單元分別實(shí)現(xiàn)時(shí)序邏輯、組合邏輯電路。

(2)邏輯陣列用來實(shí)現(xiàn)集成電路設(shè)計(jì)中的組合邏輯功能，邏輯陣列提供每個(gè)宏單元的五個(gè)乘積項(xiàng)。

(3)乘積項(xiàng)選擇矩陣分配乘積項(xiàng)作為或門、異或門的主要邏輯輸入，實(shí)現(xiàn)組合邏輯；或者把乘積項(xiàng)作為宏單元觸發(fā)器的清零、置位、時(shí)鐘和時(shí)鐘使能信號(hào)使用。

(4)做寄存器使用時(shí)，宏單元的可編程觸發(fā)器可單獨(dú)編程為帶時(shí)鐘端的D、T、JK或RS觸發(fā)器。同時(shí)，宏單元的觸發(fā)器也可以被旁路，用于實(shí)現(xiàn)組合邏輯。

(5)擴(kuò)展乘積項(xiàng)(ExpanderProductTerms)

①邏輯功能需要的乘積項(xiàng)數(shù)量多于五個(gè)時(shí)，可利用共享(SharedLogicExpanders)和并聯(lián)擴(kuò)展乘積項(xiàng)(ParallelLogicExpanders)來實(shí)現(xiàn)。

②MAX7000S器件允許直接使用同一邏輯陣列塊(LAB)內(nèi)的乘積項(xiàng)實(shí)現(xiàn)邏輯功能，以節(jié)省資源，提高速度。

③共享擴(kuò)展項(xiàng)：每個(gè)LAB有16個(gè)共享擴(kuò)展項(xiàng)，每個(gè)宏單元提供一個(gè)未投入使用的乘積項(xiàng)。

④并聯(lián)擴(kuò)展項(xiàng)：宏單元中沒有使用、且可分配到相鄰宏單元、實(shí)現(xiàn)高速?gòu)?fù)雜邏輯功能的擴(kuò)展乘積項(xiàng)稱為并聯(lián)擴(kuò)展項(xiàng)。

3)可編程連線陣列(PIA)

(1)完成布線，連接各LAB，構(gòu)成所需要的邏輯功能。

(2)器件的所有專用輸入、I/O端口與宏單元的輸出均與PIA相連，以保證整個(gè)器件能獲取各個(gè)信號(hào)，實(shí)現(xiàn)具體功能。

(3)

MAX7000S的PIA具有固定延時(shí)，消除了信號(hào)之間的時(shí)間偏差。

4)?I/O控制塊(I/OControlBlock，IOCB)

(1)通過IOCB可以配置I/O端口的工作方式；通過IOCB，EPM7128S的各端口可以配置成輸入、輸出與雙向3種工作模式。

(2)器件的所有端口均具有受全局輸出使能信號(hào)控制的三態(tài)緩沖，緩沖可與VCC或GND直連。

5)引線圖

EPM7128S系列器件有多種封裝形式，圖2.4所示為其84腳PLCC封裝的器件。器件有64個(gè)通用I/O端口，可通過編程配置成輸入、輸出或雙向端口；除此之外，器件還有4個(gè)專用輸入端口、6個(gè)I/O電源接口VCCIO，2個(gè)內(nèi)部電壓端口VCCINT。

圖2.484腳PLCC封裝的EPM7128S器件

2.2.2ISP系列器件

1．主要器件及特性

Lattice公司的CPLD器件普遍采用E2CMOS工藝及ISP技術(shù)，主要包括ispMach4000V/B/C、MachXO、ispLSI等系列器件，其中ispLSI系列CPLD的部分典型器件及特性參數(shù)見表2.2。

2．典型器件ispLSI1032EA器件的結(jié)構(gòu)與功能

1)器件基本特點(diǎn)

(1)器件內(nèi)部集成邏輯門6000門，具有64個(gè)I/O端口，4個(gè)專用輸入，192個(gè)觸發(fā)器；器件具有4個(gè)專用時(shí)鐘輸入，同時(shí)具有同步與異步時(shí)鐘，功能與管腳全面兼容ispLSI1032E器件。

(2)器件最高工作頻率可達(dá)200MHz，I/O端口兼容TTL信號(hào)，傳播延時(shí)tpd可達(dá)4ns，用戶可選3.3V或5VI/O端口，支持混合電壓系統(tǒng)。

(3)器件采用電擦除，可反復(fù)編程，通過標(biāo)準(zhǔn)JTAG可實(shí)現(xiàn)器件的在線編程。

2)基本結(jié)構(gòu)

如圖2.5所示為典型器件ispLSI1032EA的邏輯功能框圖。

圖2.5ispLSI1032EA器件的邏輯功能框圖

ispLSI1032EA的基本構(gòu)成包括4個(gè)宏塊(Megablock)、1個(gè)全局布線區(qū)(GlobalRoutingPool，GRP)與1個(gè)時(shí)鐘分配網(wǎng)絡(luò)。

(1)全局布線區(qū)GRP。

①全局布線區(qū)位于集成電路中央，接收所有邏輯單元的輸出信號(hào)和所有來自I/O端口的輸入信號(hào)，實(shí)現(xiàn)I/O端口、GLB之間的連接關(guān)系，完成程序制定的邏輯功能。

②無論邏輯電路位置如何，GRP都能夠保證信號(hào)輸入輸出延遲時(shí)間恒定。

(2)宏塊(megablock)。宏塊的基本構(gòu)成包括8個(gè)通用邏輯塊(GenericLogicBlock，GLB)、1個(gè)輸出布線區(qū)(OutputRoutingPool，ORP)、1個(gè)輸入總線(InputBus)、16個(gè)I/O端口，以及2個(gè)器件的專用輸入端口。器件的專用輸入端口信號(hào)直接進(jìn)入GLB，而非GRP，因此可以消除時(shí)間延遲。

①通用邏輯塊GLB。GLB用于實(shí)現(xiàn)器件預(yù)定的邏輯功能，如圖2.6所示為其結(jié)構(gòu)框架。

圖2.6GLB的邏輯結(jié)構(gòu)

②輸出布線池ORP。輸出布線池ORP是GLB與I/O單元間的可編程互連陣列，用以實(shí)現(xiàn)GLB與I/O的信號(hào)傳輸；實(shí)現(xiàn)高速邏輯功能時(shí)，GLB可跨ORP與I/O直連。

③輸入總線：16位信號(hào)通道。

④I/O單元IOC：可通過單獨(dú)編程進(jìn)行控制，使其分別工作于組合輸入、寄存器輸入或者鎖存器輸入、輸出與雙向三態(tài)I/O模式，信號(hào)兼容TTL電平；VCCIO接3.3或5V電源，端口相應(yīng)輸出3.3V或5V信號(hào)。

⑤可編程開路輸出：除了作為標(biāo)準(zhǔn)輸出，ispLSI1032EA可單獨(dú)編程為標(biāo)準(zhǔn)圖騰柱輸出或源極開路輸出。

(3)時(shí)鐘分配網(wǎng)絡(luò)。ispLSI1032EA器件的時(shí)鐘選擇由時(shí)鐘分配網(wǎng)絡(luò)實(shí)現(xiàn)，專用時(shí)鐘輸入Y0～Y3送入時(shí)鐘分配網(wǎng)絡(luò)，產(chǎn)生5個(gè)時(shí)鐘信號(hào)CLK0-CLK2、IOCLK0與IOCLK1并驅(qū)動(dòng)各GLB與I/O單元IOC；時(shí)鐘分配網(wǎng)絡(luò)也可由器件特定的GLB(ispLSI1032EA的通用邏輯塊C0)產(chǎn)生，C0允許用戶利用器件內(nèi)部信號(hào)組合產(chǎn)生內(nèi)部時(shí)鐘。

3)器件編程

Lattice的CPLD器件的編程方法有兩種，第一種是通過計(jì)算機(jī)與編程電纜灌制程序的在線編程方法；第二種是通過編程器編程。其中，ispLSI器件可通過上述兩種方法進(jìn)行編程，pLSI器件只可通過第二種方法進(jìn)行編程。編程接口的具體定義如下：

(1)

MODE(TMS)：模式控制。

(2)

SCLK(TCK)：串行時(shí)鐘，該端口為CPLD器件的編程操作提供數(shù)據(jù)移位時(shí)鐘及時(shí)序邏輯操作時(shí)鐘。

(3)

SDI(TDI)：串行數(shù)據(jù)與命令輸入。

(4)

SDO(TDO)：串行數(shù)據(jù)輸出。

(5)

ispEN：編程使能。

(6)地線及ispLSI電源電壓監(jiān)測(cè)線。

2.2.3MAXII系列器件

1．主要器件及特性

MAXⅡ系列器件是Altera近年來根據(jù)工業(yè)需求推出的一類重要CPLD，相對(duì)于原有的MAX7000、MAX3000系列器件，MAXⅡ器件功耗低、速度更快、邏輯資源更多、集成度更高。MAXⅡ使CPLD能夠?qū)崿F(xiàn)具有一定復(fù)雜程度的數(shù)據(jù)處理及運(yùn)算、控制邏輯與控制策略、高性能數(shù)據(jù)通信協(xié)議等功能，能夠在系統(tǒng)中發(fā)揮更大作用，MAXⅡ系列CPLD的典型器件及特性參數(shù)見表2.3。

MAXⅡ系列器件的具體命名規(guī)則如表2.4所示。器件名稱的構(gòu)成字段主要包含器件系列、邏輯單元數(shù)量、內(nèi)部電壓、封裝形式、引腳數(shù)目、工作溫度與速度等級(jí)等信息。

2．器件的結(jié)構(gòu)與功能

1)器件功能結(jié)構(gòu)

MAXⅡ器件的邏輯功能結(jié)構(gòu)框架如圖2.7所示。在圖2.7所示的結(jié)構(gòu)中，PLD器件通過呈行、列結(jié)構(gòu)排布的多組邏輯單元，高效地執(zhí)行用戶自定義的專用控制邏輯功能。行與列之間的連接線負(fù)責(zé)為不同LAB之間提供信號(hào)連接關(guān)系，形成邏輯功能各異的用戶電路。

圖2.7MAXⅡ系列器件的功能結(jié)構(gòu)框架

2)器件的平面結(jié)構(gòu)

圖2.8所示為MAXⅡ系列器件EPM570的平面布局結(jié)構(gòu)，器件平面布局的左下角設(shè)計(jì)有專用FLASH存儲(chǔ)區(qū)，主要作為器件配置專用FLASH存儲(chǔ)區(qū)(ConfigurationFlashMemory，CFM)使用，用來存儲(chǔ)所有的SRAM配置信息。器件上電時(shí)，配置專用FLASH存儲(chǔ)區(qū)(CFM)自動(dòng)將配置信息載入SRAM，配置器件的邏輯與I/O功能，實(shí)現(xiàn)器件的快速啟動(dòng)。

圖2.8MAXII系列CPLD器件EPM570的平面結(jié)構(gòu)

3)器件LAB的邏輯結(jié)構(gòu)

EPM570器件中，LAB結(jié)構(gòu)如圖2.9所示。每個(gè)LAB的基本構(gòu)成包括10個(gè)邏輯單元LE、LE進(jìn)位鏈、LAB控制信號(hào)、局部連線、查找表(Look-UpTable，LUT)鏈路與觸發(fā)器鏈路。LAB的輸入信號(hào)包括最多26個(gè)獨(dú)立輸入，外加本LAB內(nèi)各LE輸出的10個(gè)局部回送信號(hào)。局部連線實(shí)現(xiàn)同一LAB內(nèi)各LE之間的信號(hào)傳輸；LUT鏈路將LE中的LUT輸出送至相鄰LUT，在同一LAB內(nèi)形成LUT的快速連接通道；觸發(fā)器鏈路將LE寄存器的輸出送入同一LAB內(nèi)的相鄰LE。

圖2.9EPM570器件的LAB框架結(jié)構(gòu)

2.3典型FPGA器件

2.3.1CycloneIII系列器件

1．主要器件及特性

CycloneⅢ系列器件FPGA的典型器件及特性參數(shù)如表2.5所示。

CycloneⅢ系列器件是Altera推出的一類重要的低功耗、低成本、高性能的FPGA器件，尤其適用于大容量、低功耗、價(jià)格敏感的應(yīng)用場(chǎng)合，器件包括5000～200?000個(gè)邏輯單元，存儲(chǔ)器容量為0.5～8?Mbit，靜態(tài)功耗為1/4W。每個(gè)器件具有4個(gè)PLL，每個(gè)PLL有5個(gè)輸出，能為器件的時(shí)鐘管理、外部系統(tǒng)時(shí)鐘管理、I/O接口提供靈活的時(shí)鐘管理與綜合；支持多種標(biāo)準(zhǔn)信號(hào)，速度分為C6、C7、C8、I7、A7五個(gè)等級(jí)，器件命名規(guī)則及其含義如表2.6所示。

2．CycloneIII器件的結(jié)構(gòu)與功能

1)器件構(gòu)成框架

CycloneIII器件的平面結(jié)構(gòu)如圖2.10所示。

圖2.10CycloneIII系列FPGA器件的平面結(jié)構(gòu)布局

2)器件的LAB結(jié)構(gòu)

CycloneIII器件的LAB組織結(jié)構(gòu)如圖2.11所示。

圖2.11CycloneIII系列FPGA的LAB的基本結(jié)構(gòu)

3)

CycloneIII器件的邏輯單元LE

CycloneIII器件邏輯單元LE的結(jié)構(gòu)如圖2.12所示，每個(gè)邏輯單元LE含有1個(gè)4