《電子技術(shù)》課件-第9章

第9章組合邏輯電路9.1組合邏輯電路的分析方法和設(shè)計方法9.2編碼器9.3譯碼器和數(shù)據(jù)分配器9.4數(shù)據(jù)選擇器9.5數(shù)值比較器9.6加法器9.7組合邏輯電路中的競爭與冒險9.8能力訓(xùn)練習(xí)題

本章首先講述組合邏輯電路的一般分析方法和設(shè)計方法，然后重點介紹常用的組合邏輯電路的基本功能、工作原理及使用方法，并簡要介紹了競爭—冒險現(xiàn)象及其消除方法，最后通過能力訓(xùn)練對常用的組合邏輯電路芯片的使用方法進行說明。

9.1組合邏輯電路的分析方法和設(shè)計方法

9.1.1組合邏輯電路的基本概念

1.組合邏輯電路的定義與特點

1)定義組合邏輯電路是指在任何時刻的輸出狀態(tài)只取決于這一時刻的輸入狀態(tài)，而與電路的原來狀態(tài)無關(guān)的電路。例如，電子密碼鎖等就采用了組合邏輯電路。

2)特點

(1)結(jié)構(gòu)特點：由邏輯門電路組成，沒有記憶單元，沒有從輸出反饋到輸入的回路。

(2)功能特點：從邏輯功能上看，在任何時刻，電路的輸出狀態(tài)僅僅取決于該時刻的輸入狀態(tài)，而與電路前一時刻的狀態(tài)無關(guān)。

2.邏輯功能的描述

對于任何一個多輸入、多輸出的組合邏輯電路，都可用圖9－1所示的框圖表示。圖9－1組合邏輯電路的框圖

a1

，

a2

，…，

an

表示輸入變量，

y1

，

y2，…，

ym

表示輸出變量，輸入與輸出之間的邏輯關(guān)系可以用一組邏輯函數(shù)表示：

也可寫成:

組合邏輯電路與電路原來的狀態(tài)無關(guān)，故電路中不包含存儲單元。

9.1.2組合邏輯電路的分析方法

所謂組合邏輯電路的分析，就是根據(jù)給定的邏輯電路圖，求出電路的邏輯功能。其主要步驟如下:

(1)根據(jù)已知邏輯電路，寫出邏輯表達式并化簡。

(2)由邏輯表達式列出邏輯真值表。

(3)用文字?jǐn)⑹鲈撜嬷当砻枋龅倪壿嫻δ堋?/p>

【例9－1】試分析圖9－2所示電路的邏輯功能。圖9－2例9－1邏輯電路圖

解第一步，根據(jù)已知電路，可以得出輸出Y的邏輯表達式為

化簡得

第二步，列出真值表，如表9－1所示。

第三步，確定電路的邏輯功能。

由真值表可知，三個變量輸入A、B、C，只有兩個及兩個以上變量取值為1時，輸出才為1。可見電路可實現(xiàn)多數(shù)表決邏輯功能。

【例9－2】分析圖9－3所示電路的邏輯功能。圖9－3例9－2邏輯電路圖

解第一步，根據(jù)電路圖寫出邏輯表達式:

化簡得

第二步，列出其真值表，如表9－2所示。

第三步，確定電路的邏輯功能。

該電路實現(xiàn)兩個一位二進制數(shù)相加的功能。S是它們的和，

CO是向高位的進位。

9.1.3組合邏輯電路的設(shè)計方法

與分析過程相反，組合邏輯電路的設(shè)計是根據(jù)給定的實際邏輯問題，求出實現(xiàn)其邏輯功能的最簡單的邏輯電路。

所謂“最簡”，是指電路所用的器件數(shù)、器件種類最少，而且器件之間的連線也最少。

組合邏輯電路的設(shè)計步驟如下:

(1)分析設(shè)計要求，列出真值表。

(2)把真值表轉(zhuǎn)換為邏輯函數(shù)式并化簡。

(3)選定器件類型，并對化簡后的邏輯函數(shù)式進行變換。

(4)根據(jù)邏輯函數(shù)式畫出邏輯電路圖。

【例9－3】一火災(zāi)報警系統(tǒng)，設(shè)有煙感、溫感和紫外光感三種類型的火災(zāi)探測器。為了防止誤報，只有當(dāng)其中有兩種或兩種以上類型的探測器發(fā)出火災(zāi)檢測信號時，報警系統(tǒng)才會產(chǎn)生報警控制信號。設(shè)計一個產(chǎn)生報警控制信號的電路。

解第一步，分析設(shè)計要求，設(shè)輸入、輸出邏輯變量并賦值，列真值表。

輸入變量:煙感A，溫感B，紫外光感C

輸出變量:報警控制信號Y;

邏輯賦值:用1表示肯定，

0表示否定。

根據(jù)題意可知真值表如表9－3所示。

第二步，由真值表寫出邏輯表達式，并化簡，圖94為所對應(yīng)的卡諾圖。圖9－4例9－3卡諾圖

第三步，若要求用與非門實現(xiàn)電路，兩次求反將表達式進行變換(如圖9－5所示):圖9－5例9－3與非門邏輯電路圖

第四步，畫出邏輯電路圖，如圖9－6所示。圖9－6例9－3邏輯電路圖

【例9－4】圖9－7為一交通信號燈，設(shè)計一個針對信號燈工作狀態(tài)的邏輯電路。要求每一組信號燈均由紅、黃、綠三盞燈組成。正常工作情況下，任何時刻必有一盞燈點亮，而且只允許有一盞燈點亮。而當(dāng)出現(xiàn)其余五種狀態(tài)時，電路發(fā)生故障報警，提醒維護人員前去修理。圖9－7交通信號燈

解第一步，分析設(shè)計要求，設(shè)輸入、輸出邏輯變量并賦值，寫出真值表。

設(shè)紅、黃、綠三盞燈的狀態(tài)為輸入變量，分別用R、A、G表示，并規(guī)定燈亮為1，不亮為0;取故障信號為輸出變量，以Y表示，并規(guī)定正常工作狀態(tài)下Y為0，發(fā)生故障時Y為1。

根據(jù)題意可知真值表如表9－4所示。

第二步，寫出邏輯函數(shù)式，并化簡:

第三步，畫出邏輯電路圖，如圖9－8所示。圖9－8例9－4邏輯電路圖

9.2編碼器

所謂編碼，是指將每個事物用一組n位二進制代碼來表示。能夠完成編碼功能的電路稱為編碼器。根據(jù)編碼的概念，編碼器的輸入端子數(shù)N和輸出端子數(shù)n應(yīng)該滿足關(guān)系式:N≤2n

。目前經(jīng)常使用的編碼器有普通編碼器和優(yōu)先編碼器兩種。

9.2.1普通編碼器

一般規(guī)定:在任何時刻只允許輸入一個編碼信號，其余輸入端無信號輸入，否則會發(fā)生輸出混亂。這使其應(yīng)用受到了較大的限制。

以3位二進制普通編碼器為例，輸入為I0~I7

八個高電平信號，輸出為3位二進制代碼Y2Y1Y0

，又稱為8線—3線(8/3)編碼器。圖9－9為其編碼器示意圖，其輸出與輸入的對應(yīng)關(guān)系如表9－5所示。圖9－98線—3線編碼器

根據(jù)該最簡表達式可得到邏輯電路圖，如圖9－10所示。圖9－108線—3線編碼器邏輯電路圖

9.2.2優(yōu)先編碼器

能夠識別輸入信號的優(yōu)先級別，并進行編碼的邏輯電路稱為優(yōu)先編碼器。

優(yōu)先編碼器允許同時輸入兩個以上的編碼信號；當(dāng)幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進行編碼。

8線—3線優(yōu)先編碼器的邏輯電路圖如圖9－11所示。圖9－118線—3線優(yōu)先編碼器的邏輯電路圖

由圖9－11可寫出優(yōu)先編碼器的邏輯表達式:

根據(jù)邏輯表達式，可得到8線—3線優(yōu)先編碼器的邏輯真值表如表9－6所示。

圖9－1216線—4線優(yōu)先編碼器

【例9－6】某醫(yī)院有一、二、三、四號病室4間，每室設(shè)有呼叫按鈕，同時在護士值班室內(nèi)對應(yīng)地裝有一號、二號、三號、四號4個指示燈?，F(xiàn)要求一號病室具有最高優(yōu)先權(quán)，四號病室為最低，即一號病室的按鈕按下時，無論其他病室的按鈕是否按下，只有一號燈亮;只有在一、二、三號病室的按鈕均未按下時，四號燈才亮。試用優(yōu)先編碼器74HC148和門電路設(shè)計滿足上述控制要求的邏輯電路，給出控制四個指示燈狀態(tài)的高低電平。

由真值表9－7可寫出邏輯表達式:

畫出其邏輯電路圖，如圖9－13所示。圖9－13例96邏輯電路圖

9.3譯碼器和數(shù)據(jù)分配器

譯碼是編碼的逆過程，將輸入的每個二進制代碼賦予的含義“翻譯”過來，得到相應(yīng)的高低電平信號。具有譯碼功能的邏輯部件稱為譯碼器。常用的譯碼器有二進制譯碼器、二—十進制譯碼器和顯示譯碼器三類。

9.3.1譯碼器的工作原理

1.二進制譯碼器

二進制譯碼器的輸入是一組二進制代碼，輸出是一組與輸入代碼一一對應(yīng)的高、低電平信號。

1)2線—4線譯碼器

采用門電路構(gòu)成的2線—4線譯碼器如圖9－14所示。圖9－142線—4線譯碼器

根據(jù)邏輯電路圖，可寫出其輸出表達式為

由輸出表達式列其真值表如表9－8所示。

圖9－153線—8線譯碼器圖9－153線—8線譯碼器

當(dāng)門電路Gs

的輸出為高電平(S=1)時，可寫出其邏輯表達式如下:

圖9－16例97邏輯電路圖

【例9－8】利用74HC138設(shè)計一個多輸出的組合邏輯電路，輸出邏輯函數(shù)式為

將邏輯函數(shù)式化為最小項之和的形式:

為了與74HC138的輸出形式相一致，再進一步將Z1~Z4

進行變換:

在74HC138的輸出端附加4個與非門，即可得到Z1~Z4的邏輯電路，如圖9－17所示。圖9－17例98邏輯電路圖

2.二—十進制譯碼器(碼制變換譯碼器)

二—十進制譯碼器的邏輯功能是將BCD碼的10個代碼譯成10個高低電平輸出信號，又稱4線—10線譯碼器，如圖9－18所示。圖9－184線—10線譯碼器圖9－184線—10線譯碼器

根據(jù)該邏輯表達式，可寫出真值表如表9－10所示。

表9－104線—10線譯碼器邏輯功能表

3.顯示譯碼器

1)七段字符顯示器

這種字符顯示器由七段可發(fā)光的數(shù)碼管拼合而成。常見的七段字符顯示器有半導(dǎo)體數(shù)碼管和液晶顯示器兩種。

半導(dǎo)體數(shù)碼管的每個線段都是一個發(fā)光二極管(LED)，又稱LED數(shù)碼管或LED七段顯示器，如圖9－19所示。

同一規(guī)格的數(shù)碼管一般都有共陰極和共陽極兩種類型。共陰極數(shù)碼管8個發(fā)光二極管的陰極連在一起，用高電平驅(qū)動；共陽極數(shù)碼管8個發(fā)光二極管的陽極連在一起，用低電

平驅(qū)動。圖9－19半導(dǎo)體數(shù)碼管

2)七段顯示譯碼器

顯示譯碼器將輸入的BCD代碼轉(zhuǎn)換成十進制數(shù)碼對應(yīng)的各段的驅(qū)動信號。

以A3

、A2、A1

、A0

表示顯示譯碼器輸入的BCD代碼，以Ya~Yg

表示輸出的7位二進制代碼，并規(guī)定1表示數(shù)碼管中線段點亮，

0表示線段熄滅，可得到真值表9－11。

利用卡諾圖化簡，可得

顯示譯碼器的邏輯電路圖如圖9－20所示。圖9－20顯示譯碼器邏輯電路圖

9.3.2數(shù)據(jù)分配器的工作原理

數(shù)據(jù)分配器又稱為多路分配器。它可以將一路輸入數(shù)據(jù)按n位地址分送到2n

個數(shù)據(jù)輸出端上。數(shù)據(jù)分配器可以用唯一地址譯碼器實現(xiàn)，帶控制輸入端的譯碼器可以當(dāng)做數(shù)據(jù)分配器來用。如前述74HC139為1路~4路數(shù)據(jù)分配器，

74HC138為1路~8路分配器。

圖9－21例99邏輯電路圖

9.4數(shù)據(jù)選擇器

從一組輸入數(shù)據(jù)中選出某一個數(shù)據(jù)進行輸出，可實現(xiàn)這一功能的器件稱為數(shù)據(jù)選擇器。

當(dāng)A0=0時，

TG1和TG3

導(dǎo)通，

TG2

和TG4

截止;

當(dāng)A1

=0時，

TG1

和TG3

截止，

TG2

和TG4

導(dǎo)通。

同理，當(dāng)A1

=0時，

TG5

導(dǎo)通，

TG6截止;當(dāng)A1

=1時，

TG5

截止，

TG6

導(dǎo)通。

在A1A0

的狀態(tài)確定以后，

D10

~D13

當(dāng)中只有一個能通過兩級導(dǎo)通的傳輸門到達輸出端。圖9－2274HC153邏輯電路圖

雙4選1數(shù)據(jù)選擇器的邏輯真值表如表9－12所示。

9.4.28選1數(shù)據(jù)選擇器

互補輸出的8選1數(shù)據(jù)選擇器74HC151的邏輯電路圖如圖9－23所示。圖9－2374HC151邏輯電路圖

8選1數(shù)據(jù)選擇器的邏輯真值表如表9－13所示。

【例9－10】試將74HC153的兩個4選1數(shù)據(jù)選擇器接成一個8選1數(shù)據(jù)選擇器。

解

將74HC153輸入的低位地址代碼A1

、A0

接到芯片的公共地址輸入端A1

和A0

;將高位輸入地址代碼A2接至S1

，將A2

接至S2

，同時將兩個數(shù)據(jù)選擇器的輸出相加，即得到8選1數(shù)據(jù)選擇器如圖9－24所示。圖9－24例910邏輯電路圖

當(dāng)A2

=0時，上邊的4選1選擇器工作，通過給定的A1

和A0

狀態(tài)，即可從D0~D3中選擇某一個數(shù)據(jù)，并經(jīng)過門G

2

送到輸出端Y;當(dāng)A2

=1時，下邊的4選1選擇器工作，通過給定的A1和A0狀態(tài)，即可從D4~D7

中選擇某一個數(shù)據(jù)，并經(jīng)過門G

2送到輸出端Y。其邏輯表達式如下

【例9－11】分析圖9－25所示的電路，寫出輸出Z

的邏輯函數(shù)式。圖9－25例9－11邏輯電路圖

解

74HC151的輸出邏輯函數(shù)式為

9.5數(shù)值比較器

能夠完成比較兩個數(shù)字的大小或是否相等的各種邏輯功能電路統(tǒng)稱為數(shù)值比較器。

9.5.11位數(shù)值比較器

1位數(shù)值比較器如圖9－26所示。圖9－261位數(shù)值比較器

根據(jù)電路可寫出邏輯表達式:

根據(jù)邏輯表達式列出其真值表如表－14所示。

9.5.2多位數(shù)值比較器

多位數(shù)值比較器是由高位開始比較，逐位進行，只有在高位相等時，才需要比較低位。對于集成數(shù)值比較器，設(shè)置有級聯(lián)信號輸入端，接收來自低位比較器的輸出結(jié)果。若比較器的各位比較結(jié)果都相等，則最終結(jié)果取決于級聯(lián)信號輸入。

以4位數(shù)值比較器74LS85為例，其內(nèi)部電路結(jié)構(gòu)原理圖如圖9－27所示。圖9－2774LS85內(nèi)部電路結(jié)構(gòu)圖

可得到其邏輯表達式如下:

上式中，

I(A>B)、I(A=B)、I(A<B)是來自低位的比較結(jié)果。利用這三個輸入端，可以將兩片以上的集成芯片組合成位數(shù)更多的數(shù)值比較器電路。

74LS85的邏輯真值表如表9－15所示。

【例9－12】試用兩片74LS85組成一個8位數(shù)值比較器。

解

根據(jù)多位數(shù)比較的規(guī)則，在高位相等時取決于低位的比較結(jié)果。因此，將兩個數(shù)的高4位C7C6C5C4

和D7D6D5D4

接到高位片上，將低4位C3C2C1C0和D3D2D1D0

接到低位片上，同時把低位片的Y(A>B)、Y(A=B)、Y(A<B)接到高位片的I(A>B)、I(A=B)、I(A<B)上即可，如圖9－28所示。圖9－28例9－12邏輯電路圖

9.6加法器

兩個二進制數(shù)之間的算術(shù)運算無論是加、減、乘、除，目前在數(shù)字計算機中都是由若干步加法運算進行的。因此，加法器是構(gòu)成算術(shù)運算器的基本單元。

9.6.11位加法器

1.半加器

不考慮來自低位的進位，將兩個1位二進制數(shù)相加，稱為半加；實現(xiàn)半加運算的電路稱為半加器。

半加器的真值表如表9－16所示。

可得到其邏輯表達式為

半加器的邏輯圖及邏輯符號如圖9－29所示。圖9－29半加器邏輯圖及邏輯符號

2.全加器

將兩個多位二進制數(shù)相加時，除了最低位以外，每一位都應(yīng)該考慮來自低位的進位，即兩個對應(yīng)位相加并和來自低位的進位三個數(shù)相加，這種運算稱為全加。實現(xiàn)全加運算的電路稱為全加器。

全加器的真值表如表9－17所示。

可得到其邏輯表達式為

全加器的邏輯圖及邏輯符號如圖9－30所示。圖9－30全加器邏輯圖及邏輯符號

9.6.2多位加法器

1.串行進位加法器

兩個多位數(shù)相加時每一位都是帶進位相加的，因此使用全加器。在1位全加器的基礎(chǔ)上，可以構(gòu)成多位加法電路。

只要依次將低位全加器的進位輸出端CO接到高位全加器的進位輸入端CI，就可以構(gòu)成多位加法器。這種結(jié)構(gòu)也叫做逐位進位加法器，如圖9－31所示。

串行進位加法器的優(yōu)點是:結(jié)構(gòu)簡單;缺點是運算速度慢，具有4個全加器的傳輸延遲時間。它通常使用于對運算速度要求不高的設(shè)備當(dāng)中。圖9－31串行進位加法器

2.超前進位加法器

為提高運算速度，須減小由于進位信號逐位傳遞的傳輸延遲時間。通過邏輯電路事先得出一位全加器的進位輸入信號，而無需再從最低位開始向高位逐位傳遞位信號，可有效提高運算速度。采用這種結(jié)構(gòu)形式的加法器稱為超前進位加法器。其電路結(jié)構(gòu)如圖9－32所示。圖9－32超前進位加法器

可見，從兩個加數(shù)送到輸入端到完成加法運算只需三級門電路的傳輸延遲時間(一級反相器、一級與門、一級或門)，進位輸出信號只需一級反相器和一級與或非門的傳輸延遲

時間。該電路的缺點是電路結(jié)構(gòu)比較復(fù)雜，運算時間的縮短是用增加電路復(fù)雜度的代價換取的。

【例9－13】設(shè)計一個代碼轉(zhuǎn)換電路，將十進制代碼的8421碼轉(zhuǎn)換為余3碼。

解

以8421碼為輸入，余3碼為輸出，可得到代碼轉(zhuǎn)換電路的邏輯真值表如表9－18所示。

從真值表可得，

Y3Y2Y1Y0=DCBA+0011，用4位加法器74LS283可實現(xiàn)該代碼轉(zhuǎn)換電路，如圖9－33所示。圖9－33例9－13邏輯電路圖

9.7組合邏輯電路中的競爭與冒險

9.7.1產(chǎn)生競爭—冒險的原因如圖9－34所示為產(chǎn)生競爭—冒險的幾種原因。圖9－34產(chǎn)生競爭—冒險的幾種原因

如圖9－34(a)所示，當(dāng)A從1跳變到0，

B從0跳變到1時，且B首先上升到UiL(max)以上，這樣在Δt內(nèi)，

A、B均為高電平，在輸出端會出現(xiàn)極窄的Y=1的尖峰脈沖。

如圖9－34(b)所示，當(dāng)A從1跳變到0，

B從0跳變到1時，且A首先下降到UiH(min)以下，這樣在Δt內(nèi)，

A、B均為低電平，在輸出端會出現(xiàn)極窄的Y=0的尖峰脈沖。

門電路兩個輸入信號同時向相反的邏輯電平跳變(一個從1變?yōu)?，另一個從0變?yōu)?)的現(xiàn)象稱為競爭。由于競爭而在電路輸出端可能產(chǎn)生尖峰脈沖的現(xiàn)象稱為競爭—冒險。當(dāng)出現(xiàn)Y=1的尖峰脈沖時稱為偏1冒險，出現(xiàn)Y=0的尖峰脈沖時稱為偏0冒險。

產(chǎn)生競爭—冒險的原因主要是門電路的延遲時間。

9.7.2冒險的消除方法

1.接入濾波電容

尖峰脈沖很窄，用很小的電容就可將尖峰削弱到門電路的閾值電壓以下。

2.引入選通脈沖

取選通脈沖作用時間，在電路達到穩(wěn)定之后，選通脈沖的高電平期間的輸出信號不會出現(xiàn)尖峰。

圖9－35修改設(shè)計消除競爭—冒險

9.8能力訓(xùn)練

9.8.1集成編碼器集成優(yōu)先編碼器74HC148為8線—3線優(yōu)先編碼器，為雙列直插式的芯片，共16個引腳，引腳分布圖如圖9－36所示。圖9－3674HC148引腳分布圖

9.8.2集成譯碼器

目前，常用的集成譯碼器有2線—4線集成譯碼器74HC139、3線—8線集成譯碼器74HC138、二—十進制集成譯碼器74HC42和顯示譯碼器7448。

1.74HC139

74HC139集成了2組2線—4線譯碼器，為雙列直插式的芯片，共16個引腳，引腳分布圖如圖9－37所示。圖9－3774HC139引腳分布圖

2.74HC138

74HC138為集成3線—8線譯碼器，為雙列直插式的芯片，共16個引腳，引腳分布圖如圖9－38所示。圖9－3874HC138引腳分布圖

3.74HC42

74HC42為集成二—十進制譯碼器，又稱4線—10線譯碼器，為雙列直插式的芯片，共16個引腳，引腳分布圖如圖9－39所示。圖9－3974HC42引腳分布圖

4.7448

7448為集成顯示譯碼器，是雙列直插式的芯片，共16個引腳，引腳分布圖如圖9－40所示。圖9－407448引腳分布圖

9.8.3集成數(shù)據(jù)選擇器

1.74HC153

74HC153是雙4選1數(shù)據(jù)選擇器集成芯片，為雙列直插式的芯片，共16個引腳，引腳分布圖如圖9－41所示。圖9－4174HC153引腳分布圖

2.74HC151

74HC151是8選1數(shù)據(jù)選擇器集成芯片，為雙列直插式的芯片，共16個引腳，引腳分布圖如圖9－42所示。圖9－4274HC151引腳分布圖

9.8.4集成數(shù)值比較器

74LS85是集成的4位二進制數(shù)值比較器芯片，為雙列直插式的芯片，共16個引腳，引腳分布圖如圖9－43所示。圖9－4374LS85引腳分布圖

9.8.5集成加法運算電路

1.74LS183

74LS183是雙全加器集成芯片，含有兩個獨立的1位全加器。為雙列直插式的芯片，共14個引腳，引腳分布圖如圖9－44所示。圖9－4474LS183引腳分布圖

2.74LS283

74LS283是4位二進制超前進位全加器集成芯片，為雙列直插式的芯片，共16個引腳，引腳分布圖如圖9－45所示。圖9－4574LS283引腳分布圖

9.8.6綜合訓(xùn)練

使用8線—3線優(yōu)先編碼器74HC148一片，譯碼器7448一片，六反相器74HC04一片以及七段數(shù)碼管一個，連接電路，使數(shù)碼管能夠顯示編碼器輸入端所表示的數(shù)值。

其具體連接圖如圖9－46所示。圖9－46編碼顯示電路圖

習(xí)題

[題9.1]分析圖9－47所示的各組合電路，寫出輸出函數(shù)表達式，列出真值表，并說明電路的邏輯功能。圖9－47[題9.1]圖

[題9.2]分析圖9－48電路的邏輯功能，寫出Y1

，

Y2

的邏輯函數(shù)式，列出真值表，并指出電路完成什么邏輯功能。圖9－48[題9.2]圖

[題9.3]分析圖9－49所示的組合電路，寫出輸出函數(shù)的邏輯表達式，列出真值表，指出該電路完成的邏輯功能。圖9－49[題9.3]圖

[題9.4]用與非門設(shè)計四變量的多數(shù)表決電路。當(dāng)輸入變量A、B、C、D有3個或3個以上為1時，輸出為1，輸入為其他狀態(tài)時輸出為0。

[題9.5]用邏輯門設(shè)計一個受光、聲和觸摸控制的電燈開關(guān)邏輯電路，分別用A、B、C表示光、聲和觸摸信號，用Y表示電燈。燈亮的條件是:無論有無光、聲信號，只要有人觸摸開關(guān)，燈就亮;當(dāng)無人觸摸開關(guān)時，只有當(dāng)無光、有聲音時燈才亮。試列出真值表，寫出輸出函數(shù)的邏輯表達式，并畫出最簡邏輯電路圖。

[題9.6]設(shè)計一個交通燈故障檢測電路，要求紅、黃、綠三個燈僅有一個燈亮?xí)r，輸出Y=0;若無燈亮或有兩個以上的燈亮，則均為故障，輸出Y=1。試用最少的非門和與非門實現(xiàn)該電路。要求列出真值表，化簡邏輯函數(shù)。

[題9.7]試用兩片8線—3線優(yōu)先編碼器74HC148組成16線—4線優(yōu)先編碼器，畫出邏輯電路圖，說明其邏輯功能。

[題9.8]某醫(yī)院有一、二、三、四號病室4間，每室設(shè)有呼叫按鈕，同時在護士值班室內(nèi)對應(yīng)地裝有一號、二號、三號、四號4個指示燈。現(xiàn)要求當(dāng)一號病室的按鈕按下時，無論其他病室的按鈕是否按下，只有一號燈亮;當(dāng)一號病室的按鈕沒有按下而二號病室的按鈕按下時，無論三、四號病室的按鈕是否按下，只有二號燈亮;當(dāng)一、二號病室的按鈕都未按下而三號病室的按鈕按下時，無論四號病室的按鈕是否按下，只有三號燈亮;只有在一、二、三號病室的按鈕均未按下而按下四號病室的按鈕時，四號燈才亮。試用優(yōu)先編碼器74HC148和門電路設(shè)計滿足上述控制要求的邏輯電路。

[題9.9]試用一片3線—8線譯碼器74HC138和門電路產(chǎn)生如下多輸出邏輯函數(shù)的邏輯圖:

[題9.10]已知邏輯函數(shù)Y(a，

b，

c)=∑m(1，

3，

7)，試用一片3線—8線譯