四位二進(jìn)制除法器

1、四位二進(jìn)制除法器設(shè)計李振禮 1、設(shè)計方法采用移位相減法設(shè)計二進(jìn)制除法器：被除數(shù)和除數(shù)都是二進(jìn)制數(shù)，采用將除數(shù)移位的方法。1）判斷除數(shù)和被除數(shù)是否為零：如果除數(shù)為零，返回等待；如果被除數(shù)為零，則商和余數(shù)都為零。2）被除數(shù)和除數(shù)都不為零時，判斷被除數(shù)和除數(shù)的大小：如果除數(shù)大于被除數(shù)，則商為零，余數(shù)等于被除數(shù)；如果除數(shù)小于等于被除數(shù)，則對除數(shù)進(jìn)行移位，第一次移位使被除數(shù)的最高位和除數(shù)的最低位對齊。然后對移位后的除數(shù)和被除數(shù)進(jìn)行判斷：如果被除數(shù)大于等于除數(shù)，則用被除數(shù)減去除數(shù)，并將所得結(jié)果做為新的被除數(shù)；如果被除數(shù)小于除數(shù)，則將除數(shù)在第一次移位的基礎(chǔ)上右移一位，在對被除數(shù)和除數(shù)進(jìn)行判斷，根據(jù)被除數(shù)和除

2、數(shù)的大小關(guān)系進(jìn)行類似的操作。2、算法流程圖圖中：被除數(shù)和除數(shù)分別放在A、B中，商和余數(shù)分別放在S、和Y中，C作為移位計數(shù)器3、VHDL程序代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; -打開可能用到的庫entity dedect1 is port(A,B:in std_logic_vector(3 downto 0); S,Y:out std_logic_vector(3 downto 0);end entity dedect1;

3、 -四位二進(jìn)制除法器實體定義architecture behv of dedect1 is begins1:process(A,B) -進(jìn)程開始敏感信號A、B variable tmpa,tmpb:std_logic_vector(7 downto 0);-中間變量定義 variable tmpc:std_logic_vector(3 downto 0); begin tmpa:=; tmpb:=; tmpc:=0000; -中間變量初始化 if(B0000)then -B不為零（除數(shù)不為零） if(A0000)then -A不為零（被除數(shù)不為零） if(AB)then -被除數(shù)大于除數(shù)時 t

4、mpa(3 downto 0):=A; -以下四條If語句完成求滿足以上 tmpb(6 downto 3):=B; -三個條件時被除數(shù)除以除數(shù)的商和余數(shù) if(tmpa=tmpb)then tmpa:=tmpa-tmpb; tmpc(3):=1; else tmpc(3):=0; end if; tmpb(5 downto 2):=B; tmpb(6):=0; if(tmpa=tmpb)then tmpa:=tmpa-tmpb; tmpc(2):=1; else tmpc(2):=0; end if; tmpb(4 downto 1):=B; tmpb(5):=0; if(tmpa=tmpb)

5、then tmpa:=tmpa-tmpb; tmpc(1):=1; else tmpc(1):=0; end if; tmpb(3 downto 0):=B; tmpb(4):=0; if(tmpa=tmpb)then tmpa:=tmpa-tmpb; tmpc(0):=1; else tmpc(0):=0; end if; Y=tmpa(3 downto 0); S=tmpc; elsif(A=B)then -被除數(shù)等于除數(shù) S=0001; Y=0000; else S=0000; -被除數(shù)小于除數(shù) Y=A; end if; else -被除數(shù)為零時 S=0000; Y=0000; end if; else -除數(shù)為零時 S=ZZZZ; Y=ZZZZ; end if; end process; -進(jìn)程結(jié)束end architecture behv; 4、仿真結(jié)果：圖中：A、B、S、Y