第5章 計(jì)數(shù)器VHDL描述.ppt

1、圖書館。使用IEEE。標(biāo)準(zhǔn)_邏輯_1164。全部；實(shí)體DFF1是端口(標(biāo)準(zhǔn)邏輯中的CLK :標(biāo)準(zhǔn)邏輯中的D :Q :輸出標(biāo)準(zhǔn)_邏輯)；結(jié)束；DFF1是Q1 :標(biāo)準(zhǔn)邏輯的信號；-類似于定義數(shù)據(jù)臨時(shí)存儲(chǔ)節(jié)點(diǎn)begin過程(clk，Q1 ),如果clk事件和clk=1，則Q1=d在芯片內(nèi)開始；結(jié)束中頻；結(jié)束過程；q=Q1；-將內(nèi)部臨時(shí)數(shù)據(jù)輸出到端口(雙水平線-注釋符號)END bhv，簡單時(shí)序電路的VHDL描述，D觸發(fā)器，D觸發(fā)器，圖書館；使用IEEE。標(biāo)準(zhǔn)_邏輯_1164。全部；實(shí)體JKCFQ是港口(CLK，九龍：在標(biāo)準(zhǔn)邏輯中；q，QB:緩沖器標(biāo)準(zhǔn)_邏輯)；最終實(shí)體JKCFQ建筑藝術(shù)是符號，是邏輯

2、；如果(CLK事件和clk=1)，那么如果(j=0和k=1)，那么q _ s=0；QB _ S=1；蒸發(fā)光散射儀(J=1，K=0)，然后Q _ S=1；QB _ S=0；蒸發(fā)光散射儀(J=1，K=1)，那么Q _ S=不是Q _ S；QB _ S=非QB _ S；結(jié)束中頻；結(jié)束中頻；Q=Q _ S；QB=QB _ S；結(jié)束過程；結(jié)束建筑藝術(shù)；JK觸發(fā)器、計(jì)數(shù)器和計(jì)數(shù)器是數(shù)字電路和計(jì)算機(jī)中廣泛使用的邏輯元件，它們可以累加輸入脈沖的個(gè)數(shù)，并可用于定時(shí)、分頻和定時(shí)控制。計(jì)數(shù)器設(shè)計(jì)中的注意事項(xiàng)，邊沿(上升沿或下降沿)復(fù)位模式(同步復(fù)位和異步復(fù)位)是否具有設(shè)置功能，計(jì)數(shù)系統(tǒng)(用于二進(jìn)制計(jì)數(shù)或十進(jìn)制計(jì)數(shù)器

3、)是否可逆，如果(clock _ edge _ condition)那么signal _ out=signal _ in則開始處理(clock _ signal );其他時(shí)間序列語句結(jié)束中頻；結(jié)束過程；邊沿(上升沿或下降沿)，reset :設(shè)置初始狀態(tài)，時(shí)序電路的初始狀態(tài)應(yīng)由reset信號設(shè)置。根據(jù)復(fù)位信號的不同復(fù)位操作，可分為同步復(fù)位和異步復(fù)位。異步復(fù)位意味著當(dāng)復(fù)位信號有效時(shí)，無論時(shí)鐘信號如何，時(shí)序電路都會(huì)立即復(fù)位。同步復(fù)位，如果時(shí)鐘=1，則過程(時(shí)鐘)開始，如果復(fù)位=1，則sout=0，則時(shí)鐘事件開始；tmp=0；否則sout=罪惡；tmp=非tmp。結(jié)束if；結(jié)束中頻；結(jié)束過程；sin，

4、clock，reset，sout，tmp，異步復(fù)位，進(jìn)程(clock，reset)開始如果reset=1，那么sout=0；tmp=0；如果時(shí)鐘=1并且時(shí)鐘=0，那么sout=1；tmp=非tmp。結(jié)束if；結(jié)束過程；sin、clock、reset、sout、tmp、可逆計(jì)數(shù)器、可逆計(jì)數(shù)器根據(jù)不同的計(jì)數(shù)脈沖，控制計(jì)數(shù)器作用于同步信號脈沖，并執(zhí)行加1或減1的運(yùn)算。上下計(jì)數(shù)器的計(jì)數(shù)方向由一個(gè)特殊的控制終端updn控制。當(dāng)updn=1時(shí)，計(jì)數(shù)器增加1；當(dāng)updn=0時(shí)，計(jì)數(shù)器遞減1；圖書館；使用IEEE。標(biāo)準(zhǔn)_邏輯_1164。全部；使用IEEE。STD_LOGIC_UNSIGNED。全部；實(shí)體計(jì)數(shù)為

5、端口(標(biāo)準(zhǔn)邏輯中的clk，clr，updn:Q:輸出標(biāo)準(zhǔn)_邏輯_矢量(7下降到0)；結(jié)束計(jì)數(shù)；計(jì)數(shù)的結(jié)構(gòu)示例是信號計(jì)數(shù)_ b : SDD _ LOGIC _ VECTOR(7 DOWNTO 0)；BEGIN Q=計(jì)數(shù)_ B；過程(clr，clk)開始如果(clr=1)然后計(jì)數(shù)_ B=“00000000”；ELSIF (clkEVENT和clk=1)，然后如果(updn=1)，則計(jì)數(shù)_ B=計(jì)數(shù)_ B 1；否則計(jì)數(shù)=計(jì)數(shù)B1；結(jié)束中頻；結(jié)束中頻；結(jié)束過程；結(jié)束示例；PROCESS (clr，clk)BEgin IF(clr=1)THEN Count _ B= 00000000 ；q=0；ELSI

6、F (clkEVENT AND clk=1)然后如果(Count_B=00001111 )然后Count _ B= 00000000否則計(jì)數(shù)_ B=計(jì)數(shù)_ B 1；結(jié)束中頻；結(jié)束中頻；結(jié)束過程；1.基本計(jì)數(shù)器是數(shù)字系統(tǒng)的基本組成部分，是典型的時(shí)序電路。計(jì)數(shù)器廣泛應(yīng)用于數(shù)模轉(zhuǎn)換、定時(shí)、頻率測量等。，加法計(jì)數(shù)器VHDL源程序：LIBRARY使用IEEE。標(biāo)準(zhǔn)_邏輯_1164。全部；使用IEEE。STD_LOGIC_UNSIGNED。全部；實(shí)體計(jì)數(shù)基本輸入輸出系統(tǒng)端口(標(biāo)準(zhǔn)邏輯中的clk:INq :緩沖器標(biāo)準(zhǔn)_邏輯_向量(7唐頓0)；END countbasic體系結(jié)構(gòu)a的關(guān)鍵是開始，過程(clk)

7、變量qtm : TD _ LOGIC _ VECTOR(7 DOWNTO 0)；如果clk事件開始，并且clk=1，則qtmp :=qtmp 1；結(jié)束中頻；q=qtmp結(jié)束過程；結(jié)束a。第二，同步清算計(jì)數(shù)器，同步清算計(jì)數(shù)器只在基本計(jì)數(shù)器的基礎(chǔ)上增加一個(gè)同步清算控制端。在本例中，設(shè)計(jì)了一個(gè)具有同步清零功能的增量計(jì)數(shù)器，它只需要以下基本引腳：時(shí)鐘輸入端：clk；計(jì)數(shù)輸出端：q。同步清除結(jié)束：clr。VHDL源程序：圖書館；使用IEEE。標(biāo)準(zhǔn)_邏輯_1164。全部；使用IEEE。STD_LOGIC_UNSIGNED。全部；實(shí)體計(jì)數(shù)器是端口(標(biāo)準(zhǔn)邏輯中的：clr :IN輸入標(biāo)準(zhǔn)_邏輯；q :緩沖器標(biāo)準(zhǔn)

8、_邏輯_向量(7唐頓0)；結(jié)束計(jì)數(shù)。架構(gòu)a count clr IS，BEGIN PROCESS(clk)VARIABLE qtmp : STD _ LOGIC _ VECTOR(7 DOWNTO 0)；如果clk=1，則開始；如果clr=0，則qtmp:=00000000否則qtmp :=qtmp 1；結(jié)束中頻；結(jié)束中頻；q=qtmp結(jié)束過程；結(jié)束a。異步清零計(jì)數(shù)器的參考過程如下：使用IEEE。標(biāo)準(zhǔn)_邏輯_1164。全部；使用IEEE。STD_LOGIC_UNSIGNED。全部；實(shí)體計(jì)數(shù)是端口(標(biāo)準(zhǔn)邏輯中的clk:標(biāo)準(zhǔn)邏輯中的clr :q : BUFFER STD _ LOGIC _ VEC

9、TOR(7 DONTO 0)；END countyibu架構(gòu)a的計(jì)數(shù)是開始過程(clk，clr)開始如果clr=0，那么q=00000000ELSIF clkevent AND clk=1，然后q=q 1；結(jié)束中頻；結(jié)束過程；結(jié)束a。3.將計(jì)數(shù)器與預(yù)設(shè)數(shù)字同步。有時(shí)，計(jì)數(shù)器不需要從0開始累計(jì)計(jì)數(shù)，而是希望從某個(gè)數(shù)字開始向前或向后計(jì)數(shù)。此時(shí)，需要控制信號來控制計(jì)數(shù)器在計(jì)數(shù)開始時(shí)從預(yù)期初始值開始計(jì)數(shù)，即，可以預(yù)加載初始計(jì)數(shù)值的計(jì)數(shù)器。在本例中，設(shè)計(jì)了用于時(shí)鐘同步的預(yù)載(或預(yù)設(shè))計(jì)數(shù)器。同步清零、使能和同步預(yù)置數(shù)的計(jì)數(shù)器應(yīng)具有以下引腳：時(shí)鐘輸入：clk；計(jì)數(shù)輸出端：q。同步清零端：clr。同步使能終

10、端：en。負(fù)載控制終端：負(fù)載；加載數(shù)據(jù)輸入：din。VHDL源程序：圖書館；使用IEEE。標(biāo)準(zhǔn)_邏輯_1164。全部；使用IEEE。STD_LOGIC_UNSIGNED。全部；實(shí)體計(jì)數(shù)加載是端口(clk:IN在標(biāo)準(zhǔn)_邏輯中；clr，en，load:IN STD _ LOGICdin : in STD _ LOGIC _ VECTOR(7 DOWNTO 0)；q :緩沖器標(biāo)準(zhǔn)_邏輯_向量(7唐頓0)；結(jié)束計(jì)數(shù)；如果clk=1，那么如果clr=0，那么q=00000000蒸發(fā)光散射檢測器EN=1，然后中頻負(fù)載=1，然后q=dinELSE q=q 1；結(jié)束中頻；結(jié)束中頻；結(jié)束中頻；結(jié)束過程；結(jié)束a。

11、第四章。同步清零可逆計(jì)數(shù)器。上述計(jì)數(shù)器程序的計(jì)數(shù)趨勢正在增加。當(dāng)然，它也可以通過將“Q=Q-1”改為“Q=Q-1”而變成一個(gè)遞減計(jì)數(shù)器。在這個(gè)例子中，可逆計(jì)數(shù)器是用VHDL設(shè)計(jì)的，它可以由方向控制終端控制向上或向下計(jì)數(shù)。同步復(fù)位可逆計(jì)數(shù)器至少應(yīng)具有以下引腳：時(shí)鐘輸入：clk；計(jì)數(shù)輸出端：q。可怕的；行動(dòng)控制終端：Dire清除控制終端：clr。VHDL源程序：圖書館；使用IEEE。標(biāo)準(zhǔn)_邏輯_1164。全部；使用IEEE。STD_LOGIC_UNSIGNED。全部；實(shí)體計(jì)數(shù)是端口(標(biāo)準(zhǔn)邏輯中的clk :INclr :IN輸入標(biāo)準(zhǔn)_邏輯；標(biāo)準(zhǔn)_邏輯中的：q :緩沖器標(biāo)準(zhǔn)_邏輯_向量(7唐頓0)；結(jié)

12、束計(jì)數(shù)；如果clk=1，那么如果clr=0，那么q=00000000ELSIF dire=1，那么，q=Q1；ELSE q=q-1；結(jié)束中頻；結(jié)束中頻；結(jié)束過程；結(jié)束a。在前面的實(shí)驗(yàn)中，最高計(jì)數(shù)值受到計(jì)數(shù)器輸出的位數(shù)的限制，當(dāng)位數(shù)改變時(shí)，最高計(jì)數(shù)值也會(huì)改變。例如，對于8位計(jì)數(shù)器，最高計(jì)數(shù)值是“111111111”，也就是說，它在計(jì)數(shù)255個(gè)脈沖后返回“0000000”；對于16位計(jì)數(shù)器，最高計(jì)數(shù)值是“FFFFH”，并且在計(jì)數(shù)65 535個(gè)時(shí)鐘脈沖之后，它返回到“0000H”。,時(shí)鐘輸入端：clk計(jì)數(shù)輸出端問：同步清零端：clr同步使能端：en；加載控制端：加載；加載數(shù)據(jù)輸入：din。VHDL源程序：圖書館；使用IEEE .標(biāo)準(zhǔn)_邏輯_1164 .全部；使用IEEE .標(biāo)準(zhǔn)_邏輯_無符號.全部；實(shí)體計(jì)數(shù)128是端口（標(biāo)準(zhǔn)邏輯中的clk :標(biāo)準(zhǔn)邏輯中的負(fù)載：din :輸入標(biāo)準(zhǔn)_邏輯_矢量(7唐頓0)；q : BUFFER STD _ LOGIC _ VECTOR(7 DONTO 0)；結(jié)束計(jì)數(shù)128；架構(gòu)a的計(jì)數(shù)128是開始過程(clk)開始如果clk=1，那么如果clr=0，那么q=