FPGACPLD結(jié)構(gòu)原理.ppt

1、EDA技術(shù)實(shí)用教程,第2章 FPGA/CPLD結(jié)構(gòu)原理,2.1 概 述,2.1 概 述,2.1.1 PLD的發(fā)展歷程,2.1.2 PLD分類,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,2.2.1 邏輯元件符號(hào)表示,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,2.2.1 邏輯元件符號(hào)表示,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,2.2.2 PROM結(jié)構(gòu)原理,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,2.2.2 PROM結(jié)構(gòu)原理,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,2.2.2 PROM結(jié)構(gòu)原理,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,2.2.2 PROM結(jié)構(gòu)原理,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,2.2.3 PLA結(jié)構(gòu)原理,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,2.2.3 PLA結(jié)構(gòu)原理

2、,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,2.2.4 PAL結(jié)構(gòu)原理,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,2.2.4 PAL結(jié)構(gòu)原理,2.2.5 GAL結(jié)構(gòu)原理,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,2.2.5 GAL結(jié)構(gòu)原理,（1）寄存器模式,2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,（2）復(fù)合模式,1、組合輸出雙向口結(jié)構(gòu),2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,（2）復(fù)合模式,2、組合輸出結(jié)構(gòu),2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,（3）簡(jiǎn)單模式,1、反饋輸入結(jié)構(gòu),2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,（3）簡(jiǎn)單模式,2、輸出反饋結(jié)構(gòu),2.2 簡(jiǎn)單PLD結(jié)構(gòu)原理,（3）簡(jiǎn)單模式,3、輸出結(jié)構(gòu),2.3 CPLD的結(jié)構(gòu)及其工作原理,2.3 CPLD的結(jié)構(gòu)及其工作原理,

3、1. 邏輯陣列塊LAB,2.3 CPLD的結(jié)構(gòu)及其工作原理,2. 宏單元,三種時(shí)鐘輸入模式 （1）全局時(shí)鐘信號(hào)。 （2）全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能。 （3）用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘。,2.3 CPLD的結(jié)構(gòu)及其工作原理,3. 擴(kuò)展乘積項(xiàng),2.3 CPLD的結(jié)構(gòu)及其工作原理,4. 可編程連線陣列PIA,2.3 CPLD的結(jié)構(gòu)及其工作原理,5. I/O控制塊,2.4 FPGA的結(jié)構(gòu)及其工作原理,2.4.1 查找表邏輯結(jié)構(gòu),2.4 FPGA的結(jié)構(gòu)及其工作原理,2.4.1 查找表邏輯結(jié)構(gòu),2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理,2.4.2 Cyclone III系列器件的結(jié)

4、構(gòu)與原理,2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理,2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理,2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理,2.4 FPGA的結(jié)構(gòu)及其工作原理,2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理,2.4 FPGA的結(jié)構(gòu)及其工作原理,2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理,2.4 FPGA的結(jié)構(gòu)及其工作原理,2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理,2.4 FPGA的結(jié)構(gòu)及其工作原理,2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理,2.5 硬件測(cè)試,2.5.1 內(nèi)部邏輯測(cè)試,2.5.2

5、 JTAG邊界掃描測(cè)試,2.5 硬件測(cè)試,2.5.2 JTAG邊界掃描測(cè)試,2.5 硬件測(cè)試,2.5.2 JTAG邊界掃描測(cè)試,2.5 硬件測(cè)試,2.5.2 JTAG邊界掃描測(cè)試,2.5 硬件測(cè)試,2.5.2 JTAG邊界掃描測(cè)試,2.5 硬件測(cè)試,2.5.2 JTAG邊界掃描測(cè)試,2.5.3 嵌入式邏輯分析儀,2.6 PLD產(chǎn)品概述,2.6.1 Lattice公司的PLD器件,1. ispLSI系列器件,2. MACHXO系列,3. MACH4000系列,4. LatticeSC FPGA系列,5. LatticeECP3 FPGA系列,2.6 PLD產(chǎn)品概述,2.6.2 Xilinx公司的

6、PLD器件,1. Virtex-6系列FPGA,2. Spartan-6器件系列,3. XC9500/XC9500XL系列CPLD,4. Xilinx Spartan-3A系列器件,5. Xilinx的IP核,2.6 PLD產(chǎn)品概述,2.6.3 Altera公司的PLD器件,1. Stratix 4/6 系列FPGA,2. Cyclone 4系列FPGA,3. Cyclone系列FPGA（低成本FPGA）,4. Cyclone II系列FPGA,5. Cyclone III系列FPGA,6. MAX系列CPLD,7. MAX II系列器件,8. Altera宏功能塊及IP核,2.6 PLD產(chǎn)品

7、概述,2.6.4 Actel公司的PLD器件,2.6.5 Altera的FPGA配置方式,2.7 CPLD/FPGA的編程與配置,（1）基于電可擦除存儲(chǔ)單元的EEPROM或Flash技術(shù)。 （2）基于SRAM查找表的編程單元。 （3）基于一次性可編程反熔絲編程單元。,2.7 CPLD/FPGA的編程與配置,2.7.1 CPLD在系統(tǒng)編程,2.7 CPLD/FPGA的編程與配置,2.7.1 CPLD在系統(tǒng)編程,2.7 CPLD/FPGA的編程與配置,2.7.2 FPGA配置方式,2.7 CPLD/FPGA的編程與配置,2.7.3 FPGA專用配置器件,2.7 CPLD/FPGA的編程與配置,2.7.4 使用單片機(jī)配置FPGA,2.7 CPLD/FPGA的編程與配置,2.7.4 使用單片機(jī)配置FPGA,2.7 CPLD/FPGA的編程與配置,2.7.5 使用CPLD配置FPGA,習(xí) 題,2-1 OLMC有何功能？說(shuō)明GAL是怎樣實(shí)現(xiàn)可編程組合電路與時(shí)序電路的。 2-2 什么是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)？什么是基于查找表的可編程邏輯結(jié)構(gòu)？ 2-3 FPGA系列器件中的EAB/M9K有何作用？ 2-4 與傳統(tǒng)的測(cè)試技術(shù)相比，邊界掃描技術(shù)有何優(yōu)點(diǎn)？ 2-5 解釋編程與配置這兩個(gè)概念。 2-6 請(qǐng)參閱相關(guān)