基于FPGA的高速數(shù)據(jù)采集卡的設(shè)計(jì)畢業(yè)設(shè)計(jì)

本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū)基于 FPGA 的高速數(shù)據(jù)采集卡的設(shè)計(jì) DESIGN OF HIGH-SPEED DATA ACQUISITION CARD BASED ON FPGA學(xué)院（部）： 電氣與信息工程學(xué)院 專(zhuān)業(yè)班級(jí)： 學(xué)生姓名： 指導(dǎo)教師： 年 月 日基于 FPGA 的高速數(shù)據(jù)采集卡的設(shè)計(jì)摘 要論文還從宏觀(guān)和微觀(guān)兩個(gè)方面來(lái)分析數(shù)據(jù)采集卡的各個(gè)組成部分。從宏觀(guān)上分析了采集系統(tǒng)中各個(gè)芯片間的數(shù)據(jù)流向、速度匹配和具體通信方式的選擇等問(wèn)題。使用乒乓機(jī)制降低了數(shù)據(jù)處理的速度，來(lái)降低 FPGA 中的預(yù)處理難度，使 FPGA 處理時(shí)序余量更加充裕。在 ARM 與 FPGA 通信方式上使用 DMA 傳輸，大大提高了數(shù)據(jù)傳輸?shù)乃俾?，并解放了后端?ARM 處理器。設(shè)計(jì)從宏觀(guān)上優(yōu)化數(shù)據(jù)傳輸?shù)男?，充分發(fā)揮器件的性能，并提出了一些改進(jìn)系統(tǒng)性能的方案。從微觀(guān)實(shí)現(xiàn)上，數(shù)據(jù)是從前端數(shù)據(jù)調(diào)理電路進(jìn)入 AD 轉(zhuǎn)換器，再由 FPGA 采集 AD 轉(zhuǎn)換器輸出的數(shù)據(jù)，后經(jīng)過(guò)數(shù)據(jù)的觸發(fā)、成幀等預(yù)處理，預(yù)處理后的數(shù)據(jù)再傳輸給后端的 ARM 處理器，最后由 ARM 處理器送給 LCD 顯示。微觀(guān)實(shí)現(xiàn)的過(guò)程中遇到了很多問(wèn)題，主要是在 AD 數(shù)據(jù)的采集和采集數(shù)據(jù)的傳輸上。在后期的系統(tǒng)調(diào)試中遇到了采集數(shù)據(jù)錯(cuò)位、ARM 與 FPGA 通信效率低下，還有 FPGA 中預(yù)處理時(shí)序緊張等問(wèn)題，通過(guò)硬件軟件部分的修改，問(wèn)題都得到一定程度的解決。 在整個(gè)數(shù)據(jù)采集卡的設(shè)計(jì)過(guò)程中還遇到高速 PCB 設(shè)計(jì)、硬件設(shè)計(jì)可靠性、設(shè)計(jì)冗余性和可擴(kuò)展性等問(wèn)題，這些都是硬件設(shè)計(jì)中的需要考慮和重視的問(wèn)題，在論文的最后一章有詳細(xì)論述。 關(guān)鍵詞：高速數(shù)據(jù)采集,觸發(fā),高速PCB設(shè)計(jì),高速ADC安徽理工大學(xué)畢業(yè)設(shè)計(jì)DESIGN OF HIGH-SPEED DATA ACQUISITION CARD BASED ON FPGAABSTRACTDate acquisition is the premise of measure, the foundation of analysis and the beginning of cognition. Most precise device is based on the date acquisition. With the development of the electronic and digital technology, the speed of date transmission and the calculation of CPU are faster and faster; therefore the requirements of data acquisition and processing are more severe than before. This paper analyzes the system from Macro-and micro respect. From the macro point of view it analyzes data flowing, speed matching and the selection of specific means of communication of acquisition system and so on. We adapt ping-pong mechanism to reduce the speed of analyzing data and pre-difficult of FPGA which lead to the ease of processing Timing Margin of FPGA. DMA transfer is used as communication between ARM and FPGA which improve data transmission rates, and liberate the back-end ARM processor. From the micro point of view, data enter into the A/D converter from the front-end conditioning circuitry, FPGA collecting data on the output of A/D converter and go through the pre-operation of triggering and framing of data. After these operations, data are transmitted to the back-end of the ARM processor and then display on the LCD. A lot of difficult exited in the successful operation in the micro respect which is mainly about A/D data collection and the of transmission data. All of these issues have been settled by the revising of hardware and software. KEYWORDS：High-speed Data Acquisition, Triggering, High-speed 安徽理工大學(xué)畢業(yè)設(shè)計(jì)PCB High-speed, A/D converter1 緒 論1.1 引言 數(shù)計(jì)算機(jī)技術(shù)在飛速發(fā)展，微機(jī)應(yīng)用日益普及深入，微機(jī)在通信、自動(dòng)化、工業(yè)自動(dòng)控制、電子測(cè)量、信息管理和信息系統(tǒng)等方面得到廣泛的應(yīng)用。在冶金、化工、醫(yī)學(xué)和電器性能測(cè)試等許多應(yīng)用場(chǎng)合需要同時(shí)對(duì)多通道快變的模擬信號(hào)進(jìn)行采集、預(yù)處理、暫存和向上位機(jī)傳送，再由上位機(jī)進(jìn)行數(shù)據(jù)分析處理、自動(dòng)報(bào)表生成、信號(hào)波形顯示和輸出打印等處理。隨著大規(guī)模集成電路技木的迅速發(fā)展，微處理器、存儲(chǔ)器、輸入輸出等外圍接口器件的性能不斷提高，體積越來(lái)越小，價(jià)格越來(lái)越低，使數(shù)據(jù)采集器不斷向智能化、小型化發(fā)展，使智能化儀器的研制已經(jīng)成為當(dāng)今研制的主要方向。模擬儀器存在輸出動(dòng)態(tài)范圍小，對(duì)大動(dòng)態(tài)信號(hào)處理線(xiàn)性差，因而精度低、信號(hào)不可記錄等缺點(diǎn)。在模擬電子技術(shù)領(lǐng)域中，由于使用了包括模數(shù)轉(zhuǎn)換器件在內(nèi)的數(shù)字器件，因而在精度、簡(jiǎn)化電路結(jié)構(gòu)、靈活、方便等方面取得很大的進(jìn)步。模擬技術(shù)和數(shù)字技術(shù)混合運(yùn)用以綜合發(fā)揮兩者的優(yōu)勢(shì)己是電子技術(shù)發(fā)展的必然趨勢(shì)。而且微處理器由于價(jià)格越來(lái)越低，功能也不斷增強(qiáng)。以數(shù)字化儀器為主的數(shù)據(jù)采集處理技術(shù)越來(lái)越廣泛地應(yīng)用于工業(yè)過(guò)程控制及實(shí)時(shí)觀(guān)察工業(yè)生產(chǎn)的動(dòng)態(tài)及趨勢(shì)。傳統(tǒng)獲取現(xiàn)場(chǎng)數(shù)據(jù)的方法，效率低、誤差大、難以輸入計(jì)算機(jī)。而數(shù)據(jù)采集器是一種具有現(xiàn)場(chǎng)實(shí)時(shí)數(shù)據(jù)采集、處理功能的自動(dòng)化設(shè)備，它具備實(shí)時(shí)采集、自動(dòng)存儲(chǔ)、即時(shí)顯示、即時(shí)反饋、自動(dòng)處理、自動(dòng)傳輸?shù)裙δ堋０不绽砉ご髮W(xué)畢業(yè)設(shè)計(jì)為現(xiàn)場(chǎng)數(shù)據(jù)的真實(shí)性、有效性、即時(shí)性、可用性提供了保證，并能方便輸入計(jì)算機(jī)，已廣泛應(yīng)用在工業(yè)、農(nóng)業(yè)、商業(yè)、交通、物流、倉(cāng)儲(chǔ)等行業(yè)。1.2 數(shù)據(jù)采集與處理系統(tǒng)概述 數(shù)據(jù)采集與處理系統(tǒng)的任務(wù)，就是采集傳感器輸出的模擬信號(hào)并轉(zhuǎn)換成計(jì)算機(jī)能識(shí)別的數(shù)字信號(hào)，送進(jìn)計(jì)算機(jī)處理、存儲(chǔ)、傳輸和顯示，以便實(shí)現(xiàn)對(duì)某些物理量的監(jiān)視；其中一部分?jǐn)?shù)據(jù)還將被生產(chǎn)過(guò)程中的計(jì)算機(jī)控制系統(tǒng)用來(lái)控制某些物理量。隨著計(jì)算機(jī)技木的飛速發(fā)展和普及，數(shù)據(jù)采集系統(tǒng)也迅速地得到應(yīng)用。在生產(chǎn)過(guò)程中，應(yīng)用這一系統(tǒng)可對(duì)生產(chǎn)現(xiàn)場(chǎng)的工藝參數(shù)進(jìn)采集、監(jiān)視和記錄，為提高產(chǎn)品質(zhì)量、降低成本提供信息和手段。在科學(xué)研究中，應(yīng)用數(shù)據(jù)采集系統(tǒng)可獲得大量的動(dòng)態(tài)信息，是研究瞬間物理過(guò)程的有力工具也是獲取科學(xué)奧秘的重要手段之一?？傊?，不論在哪個(gè)應(yīng)用領(lǐng)域中，數(shù)據(jù)采集與處理越及時(shí)工作效率就越高，取得的經(jīng)濟(jì)效益就越大。數(shù)據(jù)采集系統(tǒng)性能的好壞，主要取決于它的精度和速度。在保證精度的條件下應(yīng)有盡可能高的采樣速度，以滿(mǎn)足實(shí)時(shí)采集、實(shí)時(shí)處理和實(shí)時(shí)控制對(duì)速度的要求。1.3 數(shù)據(jù)采集卡主要的性能指標(biāo) 根據(jù)設(shè)計(jì)要求，本課題研制的數(shù)據(jù)采集卡主要有以下的技術(shù)指標(biāo)和要求： 1. 單通道模擬輸入，信號(hào)最高采樣率為250MSPS； 2. 分辨率：8bits 3. 單通道模擬輸出，14位分辨率，采樣率最高175MSPS；4. 支持電平、上升/下降沿等常見(jiàn)觸發(fā)；5. 支持RS232輸出；6. 八路數(shù)字I/O輸出。1.4 本文主要研究工作論文的主要任務(wù)是基于FPGA的高速數(shù)據(jù)采集卡的硬件設(shè)計(jì)，并且針對(duì)具體的方案討論如何提高采集的性能。這一部分在今后的進(jìn)一步研究中有重要的意義，具體的研究?jī)?nèi)容如下： 1. 數(shù)據(jù)采集卡的整體設(shè)計(jì)方案選擇和芯片選型。 2. 各芯片間數(shù)據(jù)通信方案選擇，各部分處理速度分析。 安徽理工大學(xué)畢業(yè)設(shè)計(jì)3. 高速PCB設(shè)計(jì)與調(diào)試。 4. 前端采集與FPGA預(yù)處理，整個(gè)系統(tǒng)的邏輯控制。 5. 高速DAC內(nèi)部寄存器配置，控制模擬數(shù)據(jù)輸出。 2 系統(tǒng)設(shè)計(jì)概述和主要器件選型2.1 系統(tǒng)設(shè)計(jì)方案整個(gè)系統(tǒng)是由前端模擬通道、觸發(fā)電路、FPGA 數(shù)據(jù)采集預(yù)處理、數(shù)據(jù)模擬輸出四部分組成。FPGA 數(shù)據(jù)采集預(yù)處理分為 A/D 數(shù)據(jù)采集、觸發(fā)控制、幀控制、SDRAM 控制器四個(gè)部分，模擬數(shù)據(jù)經(jīng)過(guò) A/D 裝換后在 FPGA 中緩沖，緩沖之后使用觸發(fā)控制將采集到的數(shù)據(jù)分成 512 個(gè)數(shù)據(jù)點(diǎn)組成的數(shù)據(jù)幀，數(shù)據(jù)按照幀的順序傳輸，經(jīng)過(guò) SDRAM 存儲(chǔ)后。具體的數(shù)據(jù)采集系統(tǒng)的硬件結(jié)構(gòu)圖如下圖 2-1 所示：安徽理工大學(xué)畢業(yè)設(shè)計(jì)圖 2-1 數(shù)據(jù)采集卡硬件結(jié)構(gòu)圖2.2 ADC 芯片選型A/D轉(zhuǎn)換器是整個(gè)采集系統(tǒng)的核心，系統(tǒng)前端模擬電壓調(diào)理電路、 FPGA數(shù)據(jù)采集和后端的采集控制部分都與A/D直接相關(guān)，A/D芯片的選擇不但關(guān)系到系統(tǒng)設(shè)計(jì)的性能，而且直接決定了整板設(shè)計(jì)的難度。基于綜合考慮我們選用了Analog Device 公司生產(chǎn)的AD9480芯片，AD9480采樣率高達(dá)250MSPS、8位轉(zhuǎn)換精度，同時(shí)保持士 0.25LSB優(yōu)良的微分線(xiàn)形誤差(DNL)。該DNL技術(shù)指標(biāo)比具有相同轉(zhuǎn)換速率的同類(lèi)IC高兩倍。為了減小系統(tǒng)的功耗，芯片采用3.3 V電源供電，工作時(shí)鐘為差動(dòng)解碼時(shí)鐘，內(nèi)置有基準(zhǔn)電壓源和采樣跟蹤保持電路。AD9480支持多路分配的TTL/CMOS輸出邏輯和低電壓差分信號(hào) (LVDS)輸出。在CMOS多路分配模式下， AD9480可以交叉存儲(chǔ)模式或并行模式以半時(shí)鐘速率在兩個(gè)8bit通道中移動(dòng)數(shù)據(jù)。當(dāng)工作在LVDS輸出模式時(shí)，AD9480通過(guò)單一輸出通道以全時(shí)鐘速率輸出數(shù)據(jù)，以達(dá)到最佳的輸出性能。 由于A(yíng)D9480在DNL方面的優(yōu)良性能，使其適合運(yùn)用在數(shù)字示波器和網(wǎng)絡(luò)分析儀等要求精確明顯輸入信號(hào)較小的應(yīng)用中，同時(shí)也適合要求高采樣率和高寬帶寬的應(yīng)用場(chǎng)合。因此，AD9480是本設(shè)計(jì)中所需ADC的最佳選擇。 AD9480 的模擬輸入驅(qū)動(dòng)著一個(gè)高帶寬的跟蹤保持電路；然后經(jīng)過(guò)一個(gè) 8bit 的ADC 內(nèi)核對(duì)其信號(hào)進(jìn)行采樣、量化；最后把量化的數(shù)字信號(hào)通過(guò) LVDS 輸出。同時(shí)內(nèi)部還包括了一個(gè)可以接受 TTL、CMOS、LVPECL 等輸入電平的基準(zhǔn)電壓源，以確保 AD9480 更容易的使用。由于 PCB 設(shè)計(jì)時(shí)使用兩層板設(shè)計(jì)，為了保證輸出信號(hào)的回流面積盡可能小，數(shù)據(jù)輸出和采集時(shí)鐘都選擇 LVDS。 2.3 DAC 芯片選型FPGAAD模擬通道 SDRAMPLDAGPIO觸 發(fā) 電 路模 擬 輸 入 時(shí) 鐘模 擬 輸 出安徽理工大學(xué)畢業(yè)設(shè)計(jì)為了輸出高性能的模擬信號(hào)，DAC采用采樣率高達(dá)175M的高速DAC。AD970X系列DAC針對(duì)低功耗特性進(jìn)行了優(yōu)化，同時(shí)仍保持出色的動(dòng)態(tài)性能，適合用于手持便攜式儀器等需要有效地合成寬帶信號(hào)的場(chǎng)合。AD9707 精度高達(dá)14位 ，采樣率為175MSPS，內(nèi)部集成邊沿觸發(fā)式輸入鎖存器，1V溫度補(bǔ)償帶隙基準(zhǔn)電壓源和自校準(zhǔn)功能，使AD9707能提供真14位INL與DNL性能。AD9707還具有共模電位移動(dòng)能力，當(dāng)與其他模擬器件連接時(shí)無(wú)需電平移動(dòng)電路；并簡(jiǎn)化了模擬電路的設(shè)計(jì)并且降低了小型便攜式設(shè)計(jì)中的印制電路板面積。AD9707的具體特性如下： 1.低電壓：完整的CMOS DAC操作電壓3.6V-1.7V。3.3V時(shí)功耗50mW，1.8V時(shí)功耗12mW。DAC滿(mǎn)刻度電流可以為低功耗操作而減小。可以為休眠和掉電模式提供低功耗的空閑周期。2.自校準(zhǔn)：自校準(zhǔn)可以正確發(fā)揮AD9707的14-bit INL和DNL 性能。3.二進(jìn)制補(bǔ)碼支持：數(shù)據(jù)輸入支持二進(jìn)制補(bǔ)碼或直接二進(jìn)制數(shù)據(jù)編碼。4.靈活的時(shí)鐘輸入：可選擇的高速單端、差分 CMOS 時(shí)鐘輸入。 支持175MSPS轉(zhuǎn)換速率。5.設(shè)備配置：設(shè)備可以通過(guò)引腳短接配置，也可以通過(guò)SPI控制進(jìn)行高級(jí)編程。6.易與其它元件連接：可調(diào)節(jié)的通用輸出模式易于和其他0-1.2V的信號(hào)連接。7.片上參考電壓：AD9707 包含一個(gè) 1.0V 的內(nèi)部基準(zhǔn)電壓參考。2.4 FPGA 芯片在現(xiàn)代采集系統(tǒng)中 FPGA 往往被用做通信系統(tǒng)的中樞，負(fù)責(zé)了大量的數(shù)據(jù)采集和前期處理和控制工作，F(xiàn)PGA 作為系統(tǒng)的中間級(jí)主芯片承擔(dān)著承前啟后的重大任務(wù)。常見(jiàn)的 FPGA 一般由六部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線(xiàn)資源、底層嵌入功能單元和內(nèi)嵌專(zhuān)用硬核等。1.可編程輸入/輸出單元 大多數(shù)FPGA的I/O單元被設(shè)計(jì)為可編程模式，即通過(guò)軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與I/O物理特性；可以調(diào)整匹配阻抗特性，上拉下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。 2.基本可編程邏輯單元 FPGA的可編程邏輯單元基本是由查找表（LUT）和寄存器（ Register）組成的。FPGA一般依賴(lài)寄存器完成同步時(shí)序邏輯設(shè)計(jì)。一般來(lái)說(shuō)，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表。學(xué)習(xí)底層配置單元的LUT和Register 比率的一個(gè)重要意義在于器件選型和規(guī)模估算。器件選型是一個(gè)綜合性問(wèn)題，需要將設(shè)計(jì)的需要、成本的壓力、規(guī)模、速度等級(jí)、時(shí)鐘資源、I/O特性、封裝、專(zhuān)用功能模塊等安徽理工大學(xué)畢業(yè)設(shè)計(jì)諸多因素綜合考慮。 3.嵌入式塊RAM 目前大多數(shù)FPGA都有內(nèi)嵌的塊RAM 。嵌入式塊RAM 可以配置為單端口RAM 、雙端口RAM、偽雙端口RAM、CAM 、FIFO等存儲(chǔ)結(jié)構(gòu)。根據(jù)設(shè)計(jì)需求，塊RAM的數(shù)量和配置方式也是器件選型的一個(gè)重要標(biāo)準(zhǔn)。 4.豐富的布線(xiàn)資源 布線(xiàn)資源連通FPGA內(nèi)部所有單元，連線(xiàn)的長(zhǎng)度和工藝決定著信號(hào)在連線(xiàn)上的驅(qū)動(dòng)能力和傳輸速度。根據(jù)工藝、長(zhǎng)度、寬度和布局位置而劃分為以下不同的等級(jí)： 1）全局性的專(zhuān)用布線(xiàn)資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位/置位的布線(xiàn)；2）長(zhǎng)線(xiàn)資源：用以完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線(xiàn)；短線(xiàn)資源：用來(lái)完成基本邏輯單元間的邏輯互連與布線(xiàn)； 其他：在邏輯單元內(nèi)部還有著各種布線(xiàn)資源和專(zhuān)用時(shí)鐘、復(fù)位等控制信號(hào)線(xiàn)。 由于在設(shè)計(jì)過(guò)程中，往往由布局布線(xiàn)器自動(dòng)根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線(xiàn)資源連通所用的底層單元模塊，所以常常忽略布線(xiàn)資源。其實(shí)布線(xiàn)資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。 5.底層嵌入功能單元 底層嵌入功能單元的概念比較模糊，這里我們指的是那些通用程度比較高的嵌入式功能模塊，比如PLL（Phase Locked Loop） 、DLL（ Delay Locked Loop） 、DSP和CPU等。隨著FPGA的發(fā)展，這些模塊被越來(lái)越地嵌入到FPGA的內(nèi)部，以滿(mǎn)足不同場(chǎng)合的需要。 6.內(nèi)嵌專(zhuān)用硬核 內(nèi)嵌專(zhuān)用硬核與“ 底層嵌入單元 ”是有區(qū)別的，這里指的硬核主要是那些通用性相對(duì)較弱，不是所有FPGA器件都包含硬核。如高速串并收發(fā)單元、PCI-e接口硬核等。 系統(tǒng)所選用的 EP3C25Q240C8N 是 Altera Cyclone 系列的第三代產(chǎn)品。Cyclone III 系列 FPGA 前所未有地同時(shí)實(shí)現(xiàn)了低功耗、低成本和高性能,進(jìn)一步擴(kuò)展了 FPGA在成本敏感的大批量領(lǐng)域中的應(yīng)用。EP3C25 擁有 24624 個(gè)邏輯單元，內(nèi)部集成 66個(gè) M9K 嵌入式存儲(chǔ)器模塊，內(nèi)部 RAM 資源多達(dá) 608Kbits，66 個(gè)嵌入式 18*18 乘法器，4 個(gè)內(nèi)部 PLL，最大用戶(hù) I/O 引腳數(shù)量 148 個(gè)， 83 個(gè)差分通道。系統(tǒng)中 AD 輸出為 LVDS，因此需要多達(dá)十組的 LVDS 通道，數(shù)據(jù)緩沖需要大量的內(nèi)部 RAM 資源，EP3C25 內(nèi)部的 66 個(gè) M9K 資源可以很好的滿(mǎn)足設(shè)計(jì)要求。AD 采樣時(shí)鐘由 FPGA 片內(nèi) PLL 倍頻獲得，而且多個(gè)片內(nèi) PLL 更加有利于 AD 時(shí)鐘的分頻與控制。2.5 FPGA 的設(shè)計(jì)步驟安徽理工大學(xué)畢業(yè)設(shè)計(jì)1.電路設(shè)計(jì)與輸入電路設(shè)計(jì)與輸入是指通過(guò)某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給 EDA工具。常見(jiàn)的使用 HDL 語(yǔ)言編程和原理圖輸入兩種方式。2.功能仿真使用 HDL 描述完電路后，要用專(zhuān)業(yè)的仿真工具對(duì)設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)要求。功能仿真一般稱(chēng)為前