等精度頻率的測量設(shè)計報告.doc

等精度頻率的測量設(shè)計報告 等精度頻率的測量設(shè)計報告 報告人：朱伯程（074100138） 周哲遠（074100137）報告摘要：本文介紹了一種同步測周期計數(shù)器的設(shè)計，并基于該計數(shù)器設(shè)計了一個高精度的數(shù)字頻率計。文中給出了計數(shù)器的VHDL編碼，并對頻率計的FPGA實現(xiàn)進行了仿真驗證，給出了測試結(jié)果。同時在分析了等精度測頻在實現(xiàn)時存在的問題的基礎(chǔ)上,介紹了一種基于自適應(yīng)分頻法的頻率測量技術(shù),可達到簡化測量電路、提高系統(tǒng)可靠性、實現(xiàn)高精度和寬范圍測量的目的關(guān)鍵詞：頻率計 VHDL FPGA 周期測量 等精度 自適應(yīng) 分頻一、 實驗原理1頻率測量的幾種方法：工程上測量頻率和周期的方法一般可以分為無源測頻法、有源比較法、電子計數(shù)器3種。無源測頻法又可分為諧振法和電橋法，常用于頻率粗測，精度在1%左右。有源比較法可分為拍頻法和差頻法，前者是利用信號線性疊加，產(chǎn)生拍頻現(xiàn)象，通過檢測零差后現(xiàn)象測頻，常用于低頻測量，誤差在零點幾赫;后者是利用兩個信號非線性疊加，產(chǎn)生差頻現(xiàn)象，通過檢測零差現(xiàn)象測頻，常用于高頻測量，誤差為士20Hz左右?？梢?，以上在測量范圍和精度上都難以達到要求。電子計數(shù)器的測頻原理實質(zhì)上以比較法為基礎(chǔ)，它將被測信號頻率人與時基信號頻率相比，兩個頻率相比得到的結(jié)果以數(shù)字的形式顯示出來。同時，它在測量范圍和精度上都能達到要求。2等精度測頻基本原理等精度頻率測量技術(shù)又叫做多周期同步測量技術(shù)，它主要由被測信號計數(shù)器、參考信號計數(shù)器、同步閘門控制器、采樣時間控制器以及運算單元等組成，工作原理下圖所示。波形圖解： 根據(jù)設(shè)計任務(wù)的要求，因此我們選擇用等精度測量法進行系統(tǒng)設(shè)計。二、 實驗任務(wù)與要求（一）任務(wù)設(shè)計一個簡易等精度頻率計。（二）要求a.測量范圍 信號：方波幅度：TTL電平；頻率：1Hz1MHzb.測試誤差0.1%（全量程）* 閘門時間：1s，響應(yīng)時間：2s乘除運算：單片機、FPGA、計算器計算三、 系統(tǒng)總體方案設(shè)計根據(jù)測頻過程的思路,可編寫相應(yīng)的軟件。測頻程序流程圖下圖所示：根據(jù)流程圖與要求，本實驗的需要注意的地方：1 計數(shù)器的位數(shù)。由于要測量的頻率范圍為1Hz1MHz。所以可以設(shè)置計數(shù)器位數(shù)為20位。對于基準信號的頻率，選用1MHz的標準脈沖信號。2 分頻器。首先要進行2分頻。（供粗測使用）。再進行任意分頻，供精測使用。3 鎖碼器。為的是穩(wěn)定計數(shù)器的最后數(shù)據(jù)。4 在第一次計數(shù)完成之后，要能自動對計數(shù)器進行清零。四、 系統(tǒng)子模塊實現(xiàn)及仿真結(jié)果1、 首先進行分頻.這里要用到自己定制的分頻器它的VHDL代碼如下：LIBRARY ieee; USE ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY fsd IS PORT (clock: IN STD_LOGIC; fsd_num:in std_logic_vector(19 downto 0);-輸入要分頻的數(shù)字，比如要8分頻，只要輸入相應(yīng)的二進制就可以了。 div_out:out std_logic); END fsd; ARCHITECTURE bhv OF fsd IS BEGIN PROCESS(clock) VARIABLE cout:INTEGER:=0; variable fsd_num_dec,half_fsd_num_dec:integer;BEGIN fsd_num_dec:=conv_integer(fsd_num); half_fsd_num_dec:=fsd_num_dec/2; IF clockEVENT AND clock=1 THEN cout:=cout+1; IF couthalf_fsd_num_dec or cout=half_fsd_num_dec THEN div_out=1; ELSIF coutfsd_num_dec THEN div_out=0; ELSE cout:=0; END IF; END IF; END PROCESS; end bhv;2、 接著進入同步計數(shù)階段.包括使計數(shù)器在一個周期計完后的清零。（計數(shù)器用的是異步清零端。下圖中的下方的與門非門等組成的邏輯電路部分是清零控制部分)3.鎖碼部分.這里的my_latch模塊是起鎖碼作用，這樣就能使輸出的數(shù)據(jù)能夠穩(wěn)定。最后的exch22to20模塊是把輸出的23位數(shù)據(jù)轉(zhuǎn)換為20位數(shù)據(jù)輸出。（由于宏模塊的關(guān)系，輸出的23的數(shù)據(jù)中只有20位是有用的）4 計算部分,這部分的功能要把結(jié)果顯示成十進制,并能進行分段表示.這部分的原理比較簡單,但是用到的元件卻比較多,如下:5.整體布局五、 系統(tǒng)測試 用TTL電平作為輸入信號,并用1MHz的脈沖作為基準頻率信號。系統(tǒng)測試結(jié)果如下： 從實驗數(shù)據(jù)上來看,測試的結(jié)果實現(xiàn)了頻率范圍在1Hz1MHz的測量，并且測試誤差0.1%（全量程）。因此從這個角度來看這次設(shè)計的系統(tǒng)能夠滿足實驗要求。六、 實驗總結(jié)本文設(shè)計的同步測周期計數(shù)器能夠直接對被測信號進行連續(xù)的測周期計數(shù)，可以在許多頻率測量的設(shè)計中取代門控計數(shù)器，使設(shè)計更加靈活。文中采用兩個同步測周期計數(shù)器設(shè)計的數(shù)字頻率計，無需選擇量程便可實現(xiàn)寬頻段高精度的頻率測量，并在FPGA中實現(xiàn)了系統(tǒng)集成。同時根據(jù)頻率的不同能自動適應(yīng)并測量。并且能通過數(shù)據(jù)選擇器進行分段顯示數(shù)據(jù)。 本文設(shè)計的系統(tǒng)達到任務(wù)的要求，基本上完成了目標。但是要完整的完成實用系統(tǒng)的應(yīng)用，還要在一些細節(jié)上加強修改，還要精簡設(shè)計。比如元件的數(shù)量，尤其在計數(shù)部分，用的器件數(shù)遠遠大于前面的模塊。（這樣要進行功能擴展的話會帶來一些困難，比如Quartus會提示元件不夠）。而這歸根到底是因為這里所用的器件都是通過宏模塊產(chǎn)生的，而不是自己定制的，因此這些元件的一些功能會用不上而造成浪費。參考文獻：1 鐘波,孟曉風(fēng)。一種基于自適應(yīng)分頻的頻率測量方法及其實現(xiàn)。北京航空航天大學(xué)儀器科學(xué)與光電工程學(xué)院,北京1000832 李紅剛，張素萍，楊林楠?；贔PGA的高速等精度頻率測量系統(tǒng)設(shè)計3 梁海文.用單片機實現(xiàn)雙計數(shù)