專用集成電路設(shè)計(jì)基礎(chǔ)總復(fù)習(xí).ppt

專用集成電路設(shè)計(jì)基礎(chǔ) 復(fù)習(xí),董剛 西安電子科技大學(xué)微電子學(xué)院 ,考試時(shí)間和地點(diǎn),第二章 集成器件物理基礎(chǔ),知識(shí)點(diǎn)： 2.1 電子 空穴 2.2 本征半導(dǎo)體 非本征半導(dǎo)體 多子 少子飄移電流 擴(kuò)散電流 2.3 空間電荷區(qū) 勢(shì)壘區(qū) 耗盡層 PN結(jié)的單向?qū)щ娦?勢(shì)壘電容 擴(kuò)散電容 器件模型 模型參數(shù) 2.4 雙極晶體管的結(jié)構(gòu) 直流放大原理 電流集邊效應(yīng) 特征頻率 外延晶體管 最高振蕩頻率 基區(qū)串聯(lián)電阻 晶體管模型 模型參數(shù) 2.6 MOS晶體管結(jié)構(gòu) 工作原理 非飽和區(qū)和飽和區(qū)的特點(diǎn) 閾值電壓 MOS晶體管與雙極晶體管的特點(diǎn)比較 模型和模型參數(shù),本征半導(dǎo)體的共價(jià)鍵結(jié)構(gòu),束縛電子,在絕對(duì)溫度T=0K時(shí)，所有的價(jià)電子都被共價(jià)鍵緊緊束縛在共價(jià)鍵中，不會(huì)成為自由電子，因此本征半導(dǎo)體的導(dǎo)電能力很弱，接近絕緣體。,本征半導(dǎo)體化學(xué)成分純凈的半導(dǎo)體晶體。 制造半導(dǎo)體器件的半導(dǎo)體材料的純度要達(dá)到99.9999999%，常稱為“九個(gè)9”。,這一現(xiàn)象稱為本征激發(fā)，也稱熱激發(fā)。,當(dāng)溫度升高或受到光的照射時(shí)，束縛電子能量增高，有的電子可以掙脫原子核的束縛，而參與導(dǎo)電，成為自由電子。,自由電子,空穴,自由電子產(chǎn)生的同時(shí)，在其原來(lái)的共價(jià)鍵中就出現(xiàn)了一個(gè)空位，稱為空穴。,可見(jiàn)本征激發(fā)同時(shí)產(chǎn)生電子空穴對(duì)。 外加能量越高（溫度越高），產(chǎn)生的電子空穴對(duì)越多。,與本征激發(fā)相反的現(xiàn)象復(fù)合,在一定溫度下，本征激發(fā)和復(fù)合同時(shí)進(jìn)行，達(dá)到動(dòng)態(tài)平衡。電子空穴對(duì)的濃度一定。,常溫300K時(shí)：,電子空穴對(duì),自由電子 帶負(fù)電荷 電子流,總電流,空穴 帶正電荷 空穴流,本征半導(dǎo)體的導(dǎo)電性取決于外加能量： 溫度變化，導(dǎo)電性變化；光照變化，導(dǎo)電性變化。,導(dǎo)電機(jī)制,N型半導(dǎo)體,多余電子,磷原子,硅原子,多數(shù)載流子自由電子,少數(shù)載流子 空穴,施主離子,自由電子,電子空穴對(duì),在本征半導(dǎo)體中摻入三價(jià)雜質(zhì)元素，如硼、鎵等。,空穴,硼原子,硅原子,多數(shù)載流子 空穴,少數(shù)載流子自由電子,受主離子,空穴,電子空穴對(duì),P型半導(dǎo)體,因多子濃度差,形成內(nèi)電場(chǎng),多子的擴(kuò)散,空間電荷區(qū),阻止多子擴(kuò)散，促使少子漂移。,PN結(jié)合,空間電荷區(qū),多子擴(kuò)散電流,少子漂移電流,耗盡層,PN結(jié)及其單向?qū)щ娦?1 . PN結(jié)的形成,動(dòng)畫(huà)演示,動(dòng)態(tài)平衡：,擴(kuò)散電流 漂移電流,總電流0,PN結(jié)加正向電壓時(shí)，具有較大的正向擴(kuò)散電流，呈現(xiàn)低電阻， PN結(jié)導(dǎo)通； PN結(jié)加反向電壓時(shí)，具有很小的反向漂移電流，呈現(xiàn)高電阻， PN結(jié)截止。 由此可以得出結(jié)論：PN結(jié)具有單向?qū)щ娦浴?動(dòng)畫(huà)演示1,動(dòng)畫(huà)演示2,PN結(jié)的電容效應(yīng),當(dāng)外加電壓發(fā)生變化時(shí)，耗盡層的寬度要相應(yīng)地隨之改變，即PN結(jié)中存儲(chǔ)的電荷量要隨之變化，就像電容充放電一樣。,(1) 勢(shì)壘電容CB,擴(kuò)散電容CD,當(dāng)外加正向電壓 不同時(shí)，PN結(jié)兩側(cè)堆積的少子的數(shù)量及濃度梯度也不同，這就相當(dāng)電容的充放電過(guò)程。,電容效應(yīng)在交流信號(hào)作用下才會(huì)明顯表現(xiàn)出來(lái),極間電容（結(jié)電容）,BJT的結(jié)構(gòu),NPN型,PNP型,符號(hào):,三極管的結(jié)構(gòu)特點(diǎn): （1）發(fā)射區(qū)的摻雜濃度集電區(qū)摻雜濃度。 （2）基區(qū)要制造得很薄且濃度很低。,NPN晶體管的電流輸運(yùn),NPN晶體管的電流轉(zhuǎn)換,雙極晶體管直流電流增益,1 發(fā)射效率 2 基區(qū)輸運(yùn)系數(shù) 3 共基極直流電流增益 4 共射極直流電流增益 5 提高增益的途徑,影響晶體管直流特性的因素,基區(qū)寬變效應(yīng),隨著Vce的增加，cb結(jié)耗盡層寬度隨之變寬，使晶體管有效基區(qū)寬度Wb減小,影響晶體管直流特性的因素,大電流效應(yīng)（3）,基區(qū)橫向壓降導(dǎo)致的電流集邊效應(yīng),晶體管的頻率特性,雙極晶體管交流小信號(hào)電流增益,共基極交流小信號(hào)電流放大倍數(shù) 共射極交流小信號(hào)電流放大倍數(shù),晶體管的頻率特性,晶體管頻率特性與晶體管結(jié)構(gòu)參數(shù)的關(guān)系,提高fT的途徑： 減小基區(qū)寬度； 減小發(fā)射結(jié)和集電結(jié)面積； 減小基區(qū)串連電阻； 兼顧功率和頻率特性的外延晶體管結(jié)構(gòu)。,晶體管的頻率特性,晶體管頻率特性與晶體管結(jié)構(gòu)參數(shù)的關(guān)系,晶體管的頻率特性,特征頻率與工作電流的關(guān)系,在工作電流密度很大的情況下，晶體管內(nèi)部會(huì)出現(xiàn)有效基區(qū)寬度擴(kuò)展效應(yīng)，使有效汲取寬度變大，基區(qū)渡越時(shí)間增大，導(dǎo)致特征頻率下降。 為了描述特征頻率隨電流增大而下降的現(xiàn)象，在晶體管模型中引入模型參數(shù)ITF。,體管的頻率特性,最高振蕩頻率,為了表示晶體管具有功率放大作用的頻率極限，使晶體管功率增益下降為1的頻率稱為最高振蕩頻率。 如果用晶體管組成振蕩器，降輸出功率群不反饋到輸入端，則能維持振蕩狀態(tài)。若頻率再高，則振蕩難以維持。稱之為最高振蕩頻率。,體管的頻率特性,基區(qū)串聯(lián)電阻,基極電流要橫向通過(guò)很窄的基區(qū)通道。呈現(xiàn)一定的基區(qū)串連電阻。 基區(qū)串聯(lián)電阻上產(chǎn)生橫向壓降，導(dǎo)致工作電流較大時(shí)電流增益的下降。 基區(qū)串聯(lián)電阻過(guò)大引起最高振蕩頻率的下降。,體管的頻率特性,減小基區(qū)串聯(lián)電阻的方法,將通常采用的單基極的晶體管結(jié)構(gòu) 改為雙基極結(jié)構(gòu)。 增加發(fā)射極和基極的長(zhǎng)度，同時(shí)減 少其寬度和間距。 提高基區(qū)參雜和增大基區(qū)寬度。,器件結(jié)構(gòu),N溝道EMOS管工作原理,MOS管僅依靠一種載流子（多子）導(dǎo)電，故稱單極型器件。,三極管中多子、少子同時(shí)參與導(dǎo)電，故稱雙極型器件。,利用半導(dǎo)體表面的電場(chǎng)效應(yīng)，通過(guò)柵源電壓VGS的變化，改變感生電荷的多少，從而改變感生溝道的寬窄，控制漏極電流ID。,MOSFET工作原理：,數(shù)學(xué)模型：,此時(shí)MOS管可看成阻值受VGS控制的線性電阻器：,VDS很小MOS管工作在非飽區(qū)時(shí)，ID與VDS之間呈線性關(guān)系：,其中：W、L為溝道的寬度和長(zhǎng)度。,COX （= / OX）為單位面積的柵極電容量。,注意：非飽和區(qū)相當(dāng)于三極管的飽和區(qū)。,飽和區(qū),特點(diǎn)：,ID只受VGS控制，而與VDS近似無(wú)關(guān)，表現(xiàn)出類似三極管的正向受控作用。,溝道預(yù)夾斷后對(duì)應(yīng)的工作區(qū)。,考慮到溝道長(zhǎng)度調(diào)制效應(yīng)，輸出特性曲線隨VDS的增加略有上翹。,注意：飽和區(qū)（又稱有源區(qū)）對(duì)應(yīng)三極管的放大區(qū)。,數(shù)學(xué)模型：,若考慮溝道長(zhǎng)度調(diào)制效應(yīng)，則ID的修正方程：,工作在飽和區(qū)時(shí)，MOS管的正向受控作用，服從平方律關(guān)系式：,其中： 稱溝道長(zhǎng)度調(diào)制系數(shù)，其值與l 有關(guān)。,通常 =( 0.005 0.03 )V-1,截止區(qū),特點(diǎn)：,相當(dāng)于MOS管三個(gè)電極斷開(kāi)。,溝道未形成時(shí)的工作區(qū),條件：,VGS VGS(th),ID=0以下的工作區(qū)域。,IG0，ID0,擊穿區(qū),VDS增大到一定值時(shí)漏襯PN結(jié)雪崩擊穿 ID劇增。,VDS溝道 l 對(duì)于l 較小的MOS管穿通擊穿。,第三章 集成電路制造工藝,知識(shí)點(diǎn)： 3.1 平面工藝的基本概念 摻雜 補(bǔ)償 平面工藝的NPN的工藝流程 PN結(jié)隔離的雙極IC工藝流程 兩者的區(qū)別 3.2 選擇性摻雜 氧化工藝的作用 3.3 擴(kuò)散工藝的作用 方塊電阻 結(jié)深 3.4 離子注入的特點(diǎn) 3.5 特征尺寸 3.7 外延生長(zhǎng)在雙極晶體管實(shí)現(xiàn)中的作用 3.8 金屬化互連系統(tǒng) 3.10 PN結(jié)隔離 介質(zhì)隔離 MOS中場(chǎng)區(qū)寄生晶體管效應(yīng) 3.12 CMOS集成電路的定義工藝 1 N阱生成（N阱氧化、N阱光刻、N阱摻雜）2 有源區(qū)確定和場(chǎng)氧氧化（淀積氮化硅、場(chǎng)氧光刻、場(chǎng)氧氧化）3 柵氧和硅柵的生成（柵氧生成、多晶硅淀積、多晶硅光刻）4 生成,平面工藝的基本原理,集成電路技術(shù)的核心 由于半導(dǎo)體器件和集成電路是由不同的N型和P型區(qū)域組合構(gòu)成 的，因此,以摻雜為手段，通過(guò)補(bǔ)償作用形成不同類型半導(dǎo)體區(qū) 域，是制造半導(dǎo)體器件的基礎(chǔ)。而選擇性摻雜則是集成電路制 造技術(shù)的核心。下面是一個(gè)NPN晶體管剖面結(jié)構(gòu)示意圖。,基本NPN晶體管工藝流程和版圖,1. 實(shí)現(xiàn)選擇性摻雜的三道基本工序 2. 晶體管管芯制備的工藝流程 3. 晶體管版圖,基本NPN晶體管工藝流程和版圖,1. 實(shí)現(xiàn)選擇性摻雜的三道基本工序 (1) 氧化 Si+O2=SiO2,基本NPN晶體管工藝流程和版圖,1. 實(shí)現(xiàn)選擇性摻雜的三道基本工序 (2) 光刻：與常規(guī)的洗像原理相同。,基本NPN晶體管工藝流程和版圖,1. 實(shí)現(xiàn)選擇性摻雜的三道基本工序 (3) 擴(kuò)散摻雜：擴(kuò)散是一種常見(jiàn)的自然現(xiàn)象。在IC生產(chǎn)中，擴(kuò)散的同時(shí)進(jìn)行氧化。,基本NPN晶體管工藝流程和版圖,晶體管管芯制備的工藝流程,PN結(jié)隔離工藝流程,襯底硅片(P型) 外延生長(zhǎng)N型硅 隔離氧化 隔離光刻 隔離擴(kuò)散,PN結(jié)隔離雙極IC工藝基本流程,PN結(jié)隔離雙極IC工藝基本流程,PN結(jié)隔離雙極IC工藝基本流程 襯底材料(P型硅) 埋層氧化埋層光刻埋層摻雜(Sb)- 外延 (N型硅)- 隔離氧化隔離光刻隔離摻雜(B) 基區(qū)氧化基區(qū)光刻基區(qū)摻雜(B)和發(fā)射區(qū)氧化 發(fā)射區(qū)光刻發(fā)射區(qū)摻雜(P)和氧化 引線孔光刻淀積金屬化層 反刻金屬互連線合金化 后工序 結(jié)論： PN結(jié)隔離雙極IC基本工藝包括6次光刻，因此 版圖中包括6個(gè)層次。,CMOS 反相器,p+,p+,p+,n,n+,n+,n+,p-type 襯底,氧化工藝,SiO2在集成電路中的作用： *對(duì)雜質(zhì)擴(kuò)散的掩蔽作用：可以實(shí)現(xiàn)選擇性摻雜（平面工藝 的最核心內(nèi)容）；SiO2需要一定厚度。 *作為柵氧化層：厚度越來(lái)越小，幾百。 *作為鈍化層：避免后工序可能帶來(lái)的雜質(zhì)沾污；減弱環(huán)境 氣氛對(duì)器件的影響。 *作為互連層之間的絕緣介質(zhì)：電阻率高達(dá)1016歐姆厘米 *作為IC中電容的介質(zhì),氧化工藝,SiO2生長(zhǎng)方法之熱氧化： 原理：若氧化物質(zhì)為O2： SiO2SiO2 若氧化物質(zhì)為水汽： Si2H2OSiO22H2 氧氣氧化： 干氧：氧氣與Si在高溫下(例如10001200) 直接反應(yīng)； 結(jié)構(gòu)致密，干燥，生長(zhǎng)速度慢。 濕氧：氧氣經(jīng)過(guò)已加熱到95的高純水，和水汽一起在高溫 下與硅反應(yīng)；質(zhì)量略差，生長(zhǎng)速度快。 真正工藝：干氧濕氧干氧,光刻工藝,光刻工藝的特征尺寸反映了光刻水平的高低，同時(shí)也是集成電路生產(chǎn)線 水平的重要標(biāo)志。通常直接用特征尺寸表征生產(chǎn)線的工藝水平。 在設(shè)計(jì)集成電路版圖時(shí)，必須考慮光刻工藝能刻蝕出的最細(xì)線條尺寸 以及不同層次圖形之間的套刻精度。 “光刻”的基本原理是利用光敏的抗蝕涂層發(fā)生光化學(xué)反應(yīng)，結(jié)合刻蝕方 法在各種薄膜上(如SiO2等絕緣膜和各種金屬膜)制備出合乎要求的圖形， 以實(shí)現(xiàn)選擇摻雜、形成金屬電極和布線或表面鈍化的目的。,擴(kuò)散工藝,擴(kuò)散原理：由于熱運(yùn)動(dòng)，任何物質(zhì)都有一種從濃度高處向濃度低處運(yùn)動(dòng)， 使其趨于均勻分布的趨勢(shì)。 雜質(zhì)分布 (a) 恒定表面源擴(kuò)散：擴(kuò)散過(guò)程中半導(dǎo)體晶片始終暴露在具有恒定而均 勻的雜質(zhì)源氣氛中，使材料表面處雜質(zhì)濃度恒定，不隨時(shí)間變化。 (b) 有限表面源擴(kuò)散：擴(kuò)散前樣片表面已有一薄層摻入了一定數(shù)量的雜 質(zhì)原子，即在整個(gè)擴(kuò)散過(guò)程中硅內(nèi)雜質(zhì)總數(shù)保持不變。 特點(diǎn)：在表面處雜質(zhì)濃度最高，而且雜質(zhì)濃度隨著與表面距離的增加 不斷減小。 結(jié)深 若樣品中原來(lái)?yè)接辛硪环N導(dǎo)電類型的雜質(zhì)，濃度為N0，則在N(x,t)=N0 處即為PN結(jié)的結(jié)深xj 。若增加擴(kuò)散時(shí)間，雜質(zhì)不斷向樣品內(nèi)部推移，結(jié)深 xj也隨之增加。若增加擴(kuò)散溫度，則擴(kuò)散過(guò)程加快，結(jié)深xj也隨之增加。,離子注入工藝,離子注入技術(shù)的特點(diǎn)： 將雜質(zhì)元素的原子經(jīng)離化后變成帶電的雜質(zhì)離子，使其在強(qiáng)電場(chǎng)下加 速，獲得較高的能量(一般為幾萬(wàn)到幾十萬(wàn)電子伏特)后直接轟擊到半導(dǎo)體 基片中(稱為靶片)，再經(jīng)過(guò)退火，使雜質(zhì)激活，在半導(dǎo)體片內(nèi)形成一定的 雜質(zhì)分布。 特點(diǎn)： 可以在較低溫度下(400) 進(jìn)行，避免了高溫處理。(b) 通過(guò)控制注入 時(shí)的電學(xué)條件(電流、電壓)可精確控制濃度和結(jié)深，更好地實(shí)現(xiàn)對(duì)雜質(zhì)分 布形狀的控制。而且雜質(zhì)濃度不受材料固溶度的限制。(c) 可選出單一種 元素進(jìn)行注入，避免混入其他雜質(zhì)。(d) 可在較大面積上形成薄而均勻的 摻雜層。同一晶片上雜質(zhì)不均勻性優(yōu)于1，且橫向摻雜比熱擴(kuò)散小得多。 (e) 控制離子束的掃描區(qū)域，可實(shí)現(xiàn)選擇注入并進(jìn)而發(fā)展為一種無(wú)掩膜摻 雜技術(shù)。,金屬層淀積工藝,真空蒸發(fā)方法 在高真空中使金屬原子獲得足夠能量，脫離金屬表面束縛成為蒸汽原 子，在其飛行途中遇到基片就淀積在基片表面形成金屬薄膜。 電子束蒸發(fā)由加熱燈絲產(chǎn)生的電子束通過(guò)電磁場(chǎng)，在電場(chǎng)加速下具有 足夠高能量的電子束由磁場(chǎng)控制偏轉(zhuǎn)運(yùn)動(dòng)方向，使其準(zhǔn)確打到蒸發(fā)源材料 中心表面上。高速電子與蒸發(fā)源表面碰撞時(shí)放出能量使蒸發(fā)源材料熔融蒸 發(fā)。此法主要優(yōu)點(diǎn)是淀積膜純度高，鈉離子污染少。 濺射技術(shù) 在真空中充入一定的惰性氣體，在高壓電場(chǎng)作用下由于氣體放電形成離 子，受強(qiáng)電場(chǎng)加速轟擊靶源材料使靶源材料的原子逸出，高速濺射到硅片 上淀積成需要的薄膜。用濺射方法能形成合金和難熔金屬薄層。,第三章 集成電路制造工藝,知識(shí)點(diǎn)： 4 生成PMOS晶體管（PMOS的漏源光刻、 PMOS的漏源摻雜）5 生成NMOS晶體管（NMOS的漏源光刻、 NMOS的漏源摻雜）6 接觸孔（氧化、引線孔光刻）7 互連生成（金屬層淀積、互連光刻）8 鈍化 9 后工序,第四章 集成電路設(shè)計(jì),知識(shí)點(diǎn)： 4.1 MOS電容器結(jié)構(gòu)和版圖 PN結(jié)電容結(jié)構(gòu)和版圖 擴(kuò)散電阻 4.2 設(shè)計(jì)規(guī)則 微米設(shè)計(jì)規(guī)則 最小尺寸晶體管 橫向PNP晶體管 縱向PNP晶體管 二級(jí)管版圖（基于雙極實(shí)現(xiàn)） 雙極集成電路的版圖 4.3 CMOS集成電路的版圖,雙極IC中的基本元器件NPN,雙極IC的工藝流程是按照構(gòu)成NPN晶體管設(shè)計(jì)的。在構(gòu)造NPN晶體管的同時(shí)，生成IC中的其他元器件。下面是一種典型的NPN晶體管結(jié)構(gòu)。,雙極IC中的有源器件NPN,其他NPN晶體管結(jié)構(gòu),雙極IC中的有源器件NPN,橫向PNP晶體管,雙極IC中的有源器件NPN,縱向PNP晶體管(注意：其集電區(qū)即為襯底材料，與隔離墻相連),雙極IC中有源器件二極管,二極管 可以采用NPN晶體管的不同接法 構(gòu)成二極管。例如： (1)用BC結(jié)，發(fā)射極開(kāi)路； (2)用EB結(jié)，集電極開(kāi)路； (3)用EB結(jié)，BC短路； (4)用BC結(jié)，EB短路； (5)用BC結(jié)，CE短路； (6)單獨(dú)BC結(jié)(無(wú)發(fā)射區(qū)摻雜)。 不同接法構(gòu)成的二極管，其擊穿 電壓、結(jié)電容等電參數(shù)各不相同。,雙極IC中的無(wú)源器件,電容：MOS、PN結(jié)、薄膜 電感：螺旋線 電阻： 擴(kuò)散電阻：熱擴(kuò)散、離子注入 溝道電阻：擴(kuò)散溝道、外延溝道 外延層電阻 薄膜電阻,雙極IC中無(wú)源器件電容,電容：可以采用兩種結(jié)構(gòu)類型。 MOS結(jié)構(gòu) PN結(jié)電容結(jié)構(gòu) (Metal-Oxide-Semiconductor),雙極IC中的無(wú)源器件電阻,2. 電阻： RRsL/W Rs稱為方塊電阻，可以由工藝控制。,雙極IC中的無(wú)源器件電阻,雙極IC中的無(wú)源器件電阻,雙極IC版圖設(shè)計(jì)步驟,1電路設(shè)計(jì)電路模擬2對(duì)單個(gè)元 器件的要求3單個(gè)元器件版圖設(shè)計(jì) （設(shè)計(jì)規(guī)則）劃分隔離島4版圖布 局布線5版圖驗(yàn)證,2階段：?jiǎn)蝹€(gè)元器件版圖設(shè)計(jì),一 電阻 1 根據(jù)阻值大小選擇采用的摻雜層次，確定方塊電阻。 2 確定電阻的長(zhǎng)寬比。 3 電阻條的寬度的確定。 特點(diǎn)：可利用不同區(qū)的不同方塊電阻 設(shè)計(jì)要求的電阻；精度差（20-50） ，采用激光修正或金屬膜電阻來(lái)實(shí)現(xiàn)； 配對(duì)性好1,2階段：?jiǎn)蝹€(gè)元器件版圖設(shè)計(jì),二 電容 1 根據(jù)要求選擇采用的電容結(jié)構(gòu)。 2 確定電容面積。 對(duì)MOS電容，確定氧化層上方的金屬面積 對(duì)PN結(jié)電容，確定PN結(jié)的版圖面積。 注意：版圖面積只對(duì)應(yīng)底部PN結(jié)面積，還應(yīng)考慮側(cè)墻，包括橫向擴(kuò)散影響的結(jié)電容。,2階段：?jiǎn)蝹€(gè)元器件版圖設(shè)計(jì),三 晶體管 1雙極晶體管的寄生參數(shù),2階段：?jiǎn)蝹€(gè)元器件版圖設(shè)計(jì),設(shè)計(jì)規(guī)則 (b) 設(shè)計(jì)規(guī)則：根據(jù)IC工藝水平，給版圖設(shè)計(jì)中各種幾何圖形尺寸提出的必需遵循的規(guī)定，一般用套刻尺寸、允許的最小條寬、間距、引線孔尺寸等表示(顯然，其單位應(yīng)該是尺寸單位)。每一條IC生產(chǎn)線都有與其工藝水平對(duì)應(yīng)的一套設(shè)計(jì)規(guī)則要求。 (c) 設(shè)計(jì)規(guī)則：為了使同一個(gè)版圖設(shè)計(jì)適用于不同水平的工藝生產(chǎn)線，在IC版圖設(shè)計(jì)中采用為單位表示版圖設(shè)計(jì)中的尺寸，同時(shí)用為單位表示設(shè)計(jì)規(guī)則，稱之為設(shè)計(jì)規(guī)則。例如，要求套刻尺寸為1 、最小條寬為2 等等。 代表了加工該IC的生產(chǎn)線的工藝水平。例如，0.25微米工藝生產(chǎn)線表示其0.25微米，3微米工藝生產(chǎn)線表示其3微米。,2階段：?jiǎn)蝹€(gè)元器件版圖設(shè)計(jì),設(shè)計(jì)規(guī)則 5m,2階段：?jiǎn)蝹€(gè)元器件版圖設(shè)計(jì),微米設(shè)計(jì)規(guī)則：以微米為尺度表示的版圖最小允許值的大小。,4階段：版圖布局布線,基本原則布局 大電流器件盡量安排在芯片中央，對(duì)稱位置，使溫度分布盡量均勻。 要求對(duì)稱的元器件如差分對(duì)管，應(yīng)該尺寸、形狀、走向相同。 精度高的電阻，斷頭應(yīng)取 兩非對(duì)稱方向，對(duì)稱方向套刻 誤差最大。,4階段：版圖布局布線,基本原則布局 輸出、輸入應(yīng)盡量相距近些。 有利于走線成功。 基本原則隔離島 “C區(qū)”相連的元器件可以放在一個(gè)隔離島，不相連的不允許在一個(gè)島中。 電阻可以在一個(gè)或幾個(gè)島。 隔離墻置最低電位（PN結(jié)隔離）。,4階段：版圖布局布線,基本原則隔離島 電阻所在島接最高電位。 注意埋層圖形的應(yīng)用，同時(shí)島上引線孔處加N摻雜。 基本原則互連 互連線盡量簡(jiǎn)單、短。 盡量布線在厚氧化層平坦部分。 電源、地線等寬些，引線孔應(yīng)大些，甚至采用一排孔。,4階段：版圖布局布線,基本原則互連 壓焊點(diǎn)大小、順序必須按規(guī)定。 BC之間可以走線，EB之間不允許走線。 走線可橫跨電阻。 磷橋的應(yīng)用。,CMOS集成電路設(shè)計(jì),CMOS集成電路的優(yōu)點(diǎn) CMOS集成電路的版圖及設(shè)計(jì)規(guī)則 CMOS集成電路設(shè)計(jì)步驟,CMOS電路的優(yōu)點(diǎn),功耗低 CMOS集成電路采用互補(bǔ)結(jié)構(gòu)的MOS 管，工作時(shí)一個(gè)導(dǎo)通，另一個(gè)截至，電 路的靜態(tài)功耗幾乎為0。,CMOS電路的優(yōu)點(diǎn),邏輯擺幅大 CMOS集成電路的邏輯高電平“1”接近 于電源高電位VDD。 CMOS集成電路的邏輯低電平“0”接近 于電源低電位VSS。,CMOS電路的優(yōu)點(diǎn),抗干擾能力強(qiáng) CMOS集成電路的電壓噪聲容限的典 型值為電源電壓的45，保證值為電源 電壓的30。,CMOS電路的優(yōu)點(diǎn),輸入阻抗高 CMOS集成電路的輸入端一般由保護(hù) 二級(jí)管和串連電阻構(gòu)成的保護(hù)網(wǎng)絡(luò)，等 效輸入阻抗103-1011歐姆。,CMOS電路的優(yōu)點(diǎn),扇出能力強(qiáng) 扇出能力是用電路輸出端所能帶動(dòng)的 輸入端數(shù)來(lái)表示的。一般可以驅(qū)動(dòng)50個(gè) 輸入端。,CMOS電路的優(yōu)點(diǎn),溫度穩(wěn)定性好 CMOS集成電路功耗很低，內(nèi)部發(fā)熱 量少。 線路結(jié)構(gòu)和電氣參數(shù)都具有對(duì)稱性， 在溫度發(fā)生變化時(shí)，某些參數(shù)能起到自 動(dòng)補(bǔ)償作用。,CMOS電路的優(yōu)點(diǎn),抗輻射能力強(qiáng) CMOS集成電路中的MOS晶體管，屬 于多數(shù)載流子導(dǎo)電器件，各種射線、輻 照對(duì)其導(dǎo)電性的影響有限。 適用于制作航天及核試驗(yàn)設(shè)備。,CMOS電路的優(yōu)點(diǎn),可控性好 CMOS集成電路的輸出波形的上升時(shí) 間和下降時(shí)間可以控制，其輸出的上升 時(shí)間和下降時(shí)間的典型值為電路傳輸延 遲時(shí)間的125140%。,一個(gè)簡(jiǎn)單的例子,Vdd,Gnd,out,in,版圖,P-substrate,N-阱,N管 源漏區(qū),N,P管 源漏區(qū),P,P,N,N,N-阱,P,FOX,Si3N4,剖面圖,N,ploy,metal1,contact,P-implant,N-implant,版圖分層處理方法,版圖的層,N-well,active,P+ implant,N+ implant,poly1,metal1,contact,via,metal2,CMOS集成電路設(shè)計(jì)實(shí)例,CMOS集成電路設(shè)計(jì)實(shí)例,CMOS集成電路設(shè)計(jì)實(shí)例,第五章 微電子系統(tǒng)設(shè)計(jì),知識(shí)點(diǎn)： 5.2 CMOS電路的優(yōu)點(diǎn) 5.4 全定制設(shè)計(jì) 半定制設(shè)計(jì) 門(mén)陣列設(shè)計(jì)方法 標(biāo)準(zhǔn)單元設(shè)計(jì)方法 FPGA,微電子系統(tǒng)設(shè)計(jì),ASIC設(shè)計(jì)方法 (1) ASIC設(shè)計(jì)方法分類 (a) 全定制設(shè)計(jì)(Full-custom)：全手工設(shè)計(jì)各層次版圖。 (b) 半定制設(shè)計(jì)(Semicustom)：半自動(dòng)、自動(dòng)版圖設(shè)計(jì)。 標(biāo)準(zhǔn)單元方法(Standard Cell)：設(shè)計(jì)各層次版圖。 積木塊方法(Building Block)：設(shè)計(jì)各層次版圖。 門(mén)陣列方法(Gate Array)：設(shè)計(jì)部分層次版圖。 (c) 硅編譯器(Silicon Compiler)：由系統(tǒng)描述直接自動(dòng)生成版圖。,微電子系統(tǒng)設(shè)計(jì),ASIC設(shè)計(jì)方法 (2) 全定制設(shè)計(jì) (a) 基本含義：針對(duì)設(shè)計(jì)任務(wù)，采用人機(jī)交互版圖圖形編輯系統(tǒng)，由版圖設(shè)計(jì)人員設(shè)計(jì)版圖中各個(gè)器件和互連線。 (b) 優(yōu)點(diǎn)：針對(duì)每個(gè)器件進(jìn)行圖形優(yōu)化設(shè)計(jì)，可以得到最佳的性能和最小的芯片尺寸。 (c) 缺點(diǎn)：設(shè)計(jì)效率低，平均每人每天繪制10個(gè)左右器件圖形。 (d) 應(yīng)用范圍：只適用于規(guī)模較小的電路，或者對(duì)常用的單元電路采用此方法進(jìn)行優(yōu)化設(shè)計(jì)，再用標(biāo)準(zhǔn)單元或者積木塊方法完成版圖設(shè)計(jì)。 注意：對(duì)模擬IC，基本采用全定制設(shè)計(jì)方法。,微電子系統(tǒng)設(shè)計(jì),ASIC設(shè)計(jì)方法 (3) 標(biāo)準(zhǔn)單元設(shè)計(jì)方法 (a) 標(biāo)準(zhǔn)單元的特點(diǎn)： 單元內(nèi)部的每個(gè)器件結(jié)構(gòu)均經(jīng)過(guò)精心優(yōu)化設(shè)計(jì)； 單元版圖經(jīng)過(guò)設(shè)計(jì)規(guī)則檢查和電學(xué)性能驗(yàn)證； 每個(gè)單元版圖均等高； 每個(gè)單元的“電源”和“地線”位置均對(duì)齊； 每個(gè)單元的輸入輸出均位于單元的上下兩端。,微電子系統(tǒng)設(shè)計(jì),ASIC設(shè)計(jì)方法 (3) 標(biāo)準(zhǔn)單元設(shè)計(jì)方法 (b) 人工設(shè)計(jì)方法：根據(jù)電路 設(shè)計(jì)，將所需單元從單元 庫(kù)中調(diào)出，將其排列成若 干行，行間留有布線通道， 然后將各單元連接起來(lái)， 同時(shí)將相應(yīng)的輸入/輸出單 元和鍵合塊相連接,完成版 圖設(shè)計(jì)。,微電子系統(tǒng)設(shè)計(jì),ASIC設(shè)計(jì)方法 (3) 標(biāo)準(zhǔn)單元設(shè)計(jì)方法 (c) 自動(dòng)設(shè)計(jì)方法：設(shè)計(jì)人員只需輸入邏輯/電路圖連接網(wǎng)表，以及鍵合區(qū)排列順序，標(biāo)準(zhǔn)單元法自動(dòng)布圖軟件將自動(dòng)調(diào)出所需單元、輸入/輸出電路以及鍵合塊，同時(shí)進(jìn)行自動(dòng)布局布線，完成版圖設(shè)計(jì)。 (d) 特點(diǎn)：雖然每個(gè)被調(diào)用的單元都是預(yù)先設(shè)計(jì)好的，但是各層圖形都有需要設(shè)計(jì)的內(nèi)容，因此對(duì)每一種電路，均需要設(shè)計(jì)一套完整的版