EDA選擇題.doc

1 在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（C ）A.仿真器 B.綜合器C.適配器 D.下載器2 在執(zhí)行MAX+PLUS的（D）命令，可以精確分析設(shè)計(jì)電路輸入與輸出波形間的延時(shí)量。A .Create default symbol B. SimulatorC.Compiler D.Timing Analyzer3VHDL常用的庫是（A）A. IEEE B.STDC. WORK D. PACKAGE4下面既是并行語句又是串行語句的是（C）A.變量賦值 B.信號(hào)賦值C.PROCESS語句 D.WHENELSE語句5在VHDL中，用語句（D）表示clock的下降沿。A. clockEVENT B.clockEVENT AND clock=1C. clock=0 D. clockEVENT AND clock=01 IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_A_。A .軟IP B.固IP C.硬IP D.都不是2綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_D_是錯(cuò)誤的。A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；B.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。3大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_C_。A.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；B.FPGA是全稱為復(fù)雜可編程邏輯器件；C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。4進(jìn)程中的變量賦值語句，其變量更新是_A_。A.立即完成；B.按順序完成；C.在進(jìn)程的最后完成；D.都不對(duì)。5VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_D_。A.器件外部特性；B.器件的綜合約束；C.器件外部特性與內(nèi)部功能；D.器件的內(nèi)部功能。6.不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)_A_。A. 時(shí)序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路7子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化_B_。流水線設(shè)計(jì) 資源共享 邏輯優(yōu)化 串行化 寄存器配平 關(guān)鍵路徑法A. B. C. D. 8下列標(biāo)識(shí)符中，_B_是不合法的標(biāo)識(shí)符。A. State0 B. 9moon C. Not_Ack_0 D. signall9關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：_A_。A. 2#1111_1110#B. 8#276#C. 10#170#D16#E#E110下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能：_B_。A.Max+Plus IIB.ModelSimC.Quartus IID.Synplify1、2. 基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入_A_綜合適配_B_編程下載硬件測(cè)試。P14A. 功能仿真B. 時(shí)序仿真C. 邏輯綜合D. 配置3. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_A_。P25A. 軟IPB. 固IPC. 硬IPD. 全對(duì)4. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_D_是錯(cuò)誤的。P15A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。B. 綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。5. 大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過_A_實(shí)現(xiàn)其邏輯功能。P42A. 可編程乘積項(xiàng)邏輯B. 查找表（LUT）C. 輸入緩沖D. 輸出緩沖6. VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_B_。P274A. 器件外部特性B. 器件的內(nèi)部功能 C. 器件外部特性與內(nèi)部功能D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中_A_不屬于面積優(yōu)化。P238A. 流水線設(shè)計(jì)B. 資源共享C. 邏輯優(yōu)化D. 串行化8. 進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是_B_。P134A. 立即完成B. 在進(jìn)程的最后完成C. 按順序完成D. 都不對(duì)9. 不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)_A_。P147A. 時(shí)序邏輯電路B. 組合邏輯電路C. 雙向電路D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中_A_占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P221A. 一位熱碼編碼B. 順序編碼C. 狀態(tài)位直接輸出型編碼D. 格雷碼編碼1IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_ D _。A .瘦IP B.固IP C.胖IP D.都不是2綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_ D _是錯(cuò)誤的。A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；B.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D.綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。3大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_C_。A. FPGA全稱為復(fù)雜可編程邏輯器件；B. FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。4進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是_C_。A.按順序完成； B.比變量更快完成；C.在進(jìn)程的最后完成； D.都不對(duì)。5 VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_ B _。A.器件外部特性；B.器件的內(nèi)部功能；C.器件的綜合約束；D.器件外部特性與內(nèi)部功能。6不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)_ A _。A. 時(shí)序邏輯電路 B. 組合邏輯電路 C. 雙向電路 D. 三態(tài)控制電路7子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化_ B _。流水線設(shè)計(jì)資源共享邏輯優(yōu)化串行化寄存器配平關(guān)鍵路徑法A. B. C. D. 8下列標(biāo)識(shí)符中，_ B _是不合法的標(biāo)識(shí)符。A. State0 B. 9moon C. Not_Ack_0 D. signall9關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：_ A _。A. 2#1111_1110# B. 8#276#C. 10#170# D. 16#E#E110下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能：_ B _。A. Max+Plus II B. ModelSimC.Quartus II D. Synplify1 基于VHDL設(shè)計(jì)的仿真包括有門級(jí)時(shí)序仿真、行為仿真、功能仿真和前端功能仿真這四種，按照自頂向下的設(shè)計(jì)流程，其先后順序應(yīng)該是：（D）A B. C D2 執(zhí)行Quartus II的( B )命令，可以檢查設(shè)計(jì)電路錯(cuò)誤。A Create Default Symbol B Compiler-編譯 C Simulator -時(shí)序仿真 D Timing Analyzer -時(shí)序分析3. 在設(shè)計(jì)輸入完成后，應(yīng)立即對(duì)設(shè)計(jì)文件進(jìn)行（C）。 A編輯 B 編譯 C 功能仿真 D時(shí)序仿真4. 在VHDL中用（C ）來把特定的結(jié)構(gòu)體關(guān)聯(lián)一個(gè)確定的實(shí)體，為一個(gè)大型系統(tǒng)的設(shè)計(jì)提供管理和進(jìn)行工程組織。A輸入 B 輸出 C綜合 D配置5 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化）及提高運(yùn)行速度(即速度優(yōu)化)，下列方法(A )不屬于面積優(yōu)化。A 流水線設(shè)計(jì) B 資源共享 C 邏輯優(yōu)化 D 串行化6 不完整地IF語句，其綜合結(jié)果可實(shí)現(xiàn)（） A 時(shí)序邏輯電路 B 組合邏輯電路 C 雙向電路 D 三態(tài)控制電路7下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，那一種說法是不正確的（）。A.原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B.原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C.原理圖輸入設(shè)計(jì)方法無法對(duì)電路進(jìn)行功能描述； D.原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。8 在VHDL語言中，下列對(duì)進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是（C）A. PROCESS為一無限循環(huán)語句；敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)。B.敏感信號(hào)參數(shù)表中，不一定要列出進(jìn)程中使用的所有輸入信號(hào)；C.進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號(hào)三部分組成；D.當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程9 IP核在EDA技術(shù)和開發(fā)中占有很重要的地位，提供VHDL硬件描述語言功能塊，但不涉及實(shí)現(xiàn)該功能模塊的具體電路的IP核為( C ) A 硬件IP B 固件IP C 軟件IP D 都不是10 綜合是EDA設(shè)計(jì)的關(guān)鍵步驟，下面對(duì)綜合的描述中錯(cuò)誤的是（ ） A 綜合就是把抽象設(shè)計(jì)中的一種表示轉(zhuǎn)換成另一種表示的過程。 B 綜合就是將電路的高級(jí)語言轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD相映射的功能網(wǎng)表文件。 C 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。 D 綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。11 大規(guī)?？删幊唐骷饕蠧PLD和FPGA兩類，下面對(duì)FPGA結(jié)構(gòu)與工作原理描述中，正確的是（C） A FPGA全稱為復(fù)雜可編程邏輯器件B FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件。 C 基于SRAM的FPGA器件，每次上電后必須進(jìn)行一次配置。 D 在Altera公司生產(chǎn)的器件中，MAX7000系列屬于FPGA結(jié)構(gòu)12 大規(guī)?？删幊唐骷饕蠧PLD和FPGA兩類，其中CPLD通過（A）實(shí)現(xiàn)其邏輯功能。A 可編程乘積項(xiàng)邏輯； B 查找表(LUT) C 輸入緩沖 D 輸出緩沖13 進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是（C） A 按順序完成 B比變量更快完成 C 在進(jìn)程最后完成 D 都不對(duì)14 VHDL語言是一種結(jié)構(gòu)化的語言，一個(gè)設(shè)計(jì)實(shí)體(電路模塊)包括實(shí)體說明與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述（B） A 器件的外部特性 B 器件的內(nèi)部功能 C 器件的綜合約束 D 器件外部特性與內(nèi)部功能 1、2. 基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入_A_綜合適配_B_編程下載硬件測(cè)試。P14A. 功能仿真 B. 時(shí)序仿真C. 邏輯綜合 D. 配置3. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_A_。P25A. 軟IP B. 固IPC. 硬IP D. 全對(duì)4. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_D_是錯(cuò)誤的。P15A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。B. 綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。5. 大規(guī)模可編程器件主要有FPGA、CPLD兩類，其中CPLD通過_A_實(shí)現(xiàn)其邏輯功能。P42A. 可編程乘積項(xiàng)邏輯B. 查找表（LUT）C. 輸入緩沖D. 輸出緩沖6. VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_B_。P274A. 器件外部特性B. 器件的內(nèi)部功能 C. 器件外部特性與內(nèi)部功能D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中_A_不屬于面積優(yōu)化。P238A. 流水線設(shè)計(jì)B. 資源共享C. 邏輯優(yōu)化D. 串行化8. 進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是_B_。P134A. 立即完成B. 在進(jìn)程的最后完成C. 按順序完成D. 都不對(duì)9. 不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)_A_。P147A. 時(shí)序邏輯電路B. 組合邏輯電路C. 雙向電路D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中_A_占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。P221A. 一位熱碼編碼B. 順序編碼C. 狀態(tài)位直接輸出型編碼D. 格雷碼編碼下列是EDA技術(shù)應(yīng)用時(shí)涉及的步驟：A. 原理圖/HDL文本輸入; B. 適配; C. 時(shí)序仿真; D. 編程下載; E. 硬件測(cè)試; F. 綜合請(qǐng)選擇合適的項(xiàng)構(gòu)成基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程：A _F_ _B_ _C_ D _E_PLD的可編程主要基于A. LUT結(jié)構(gòu) 或者 B. 乘積項(xiàng)結(jié)構(gòu)：請(qǐng)指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA 基于 _A_ CPLD 基于 _B_在狀態(tài)機(jī)的具體實(shí)現(xiàn)時(shí)，往往需要針對(duì)具體的器件類型來選擇合適的狀態(tài)機(jī)編碼。對(duì)于A. FPGA B. CPLD 兩類器件：一位熱碼 狀態(tài)機(jī)編碼方式 適合于 _A_ 器件；順序編碼 狀態(tài)機(jī)編碼方式 適合于 _B_ 器件；下列優(yōu)化方法中那兩種是速度優(yōu)化方法：_B_、_D_A. 資源共享 B. 流水線 C. 串行化 D. 關(guān)鍵路徑優(yōu)化單項(xiàng)選擇題：綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中，_D_是錯(cuò)誤的。A. 綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。 D. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；嵌套的IF語句，其綜合結(jié)果可實(shí)現(xiàn)_D_。A. 條件相與的邏輯 B. 條件相或的邏輯C. 條件相異或的邏輯 D. 三態(tài)控制電路在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語句是錯(cuò)誤的。DA. idata = “00001111” B. idata = b”0000_1111”;C. idata = X”AB”; D. idata = B”21”;在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是_D_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then請(qǐng)指出Altera Cyclone系列中的EP1C6Q240C8這個(gè)器件是屬于_C_ A. ROM B. CPLD C. FPGA D.GAL1 在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（C ）A.仿真器 B.綜合器C.適配器 D.下載器2 在執(zhí)行MAX+PLUS的（d ）命令，可以精確分析設(shè)計(jì)電路輸入與輸出波形間的延時(shí)量。A .Create default symbol B. SimulatorC. Compiler D.Timing Analyzer3VHDL常用的庫是（A ）A. IEEE B.STD C. WORK D. PACKAGE4下面既是并行語句又是串行語句的是（C）A.變量賦值 B.信號(hào)賦值 C.PROCESS語句 D.WHENELSE語句5在VHDL中，用語句（D）表示clock的下降沿。A. clockEVENT B. clockEVENT AND clock=1C. clock=0 D. clockEVENT AND clock=01.一個(gè)項(xiàng)目的輸入輸出端口是定義在（A）A. 實(shí)體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進(jìn)程中2. MAXPLUS2中編譯VHDL源程序時(shí)要求(C)A. 文件名和實(shí)體可以不同名 B. 文件名和實(shí)體名無關(guān)C. 文件名和實(shí)體名要相同 D. 不確定。3. VHDL語言中變量定義的位置是(D)A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置。4.可以不必聲明而直接引用的數(shù)據(jù)類型是(C)A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. ARRAY5. MAXPLUS2不支持的輸入方式是(D)A 文本輸入 B. 原理圖輸入 C. 波形輸入 D. 矢量輸入。6.大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是(C)A.FPGA全稱為復(fù)雜可編程邏輯器件 B.FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)7.下面不屬于順序語句的是(C)A.IF語句 B. LOOP語句 C. PROCESS語句 D.CASE語句8. VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，實(shí)體體描述的是(A)A.器件外部特性 B.器件的內(nèi)部功能 C.器件的綜合約束 D.器件外部特性與內(nèi)部功能9.進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是(C)A.按順序完成 B.比變量更快完成 C.在進(jìn)程的最后完成 D. 都不對(duì)10. 嵌套使用IF語句，其綜合結(jié)果可實(shí)現(xiàn)：(A)A.帶優(yōu)先級(jí)且條件相與的邏輯電路 B.條件相或的邏輯電路C.三態(tài)控制電路 D.雙向控制電路1. 一個(gè)項(xiàng)目的輸入輸出端口是定義在 A 。 A. 實(shí)體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進(jìn)程體 2. 描述項(xiàng)目具有邏輯功能的是 B 。 A. 實(shí)體 B. 結(jié)構(gòu)體 C. 配置 D. 進(jìn)程 3. 關(guān)鍵字ARCHITECTURE定義的是 A 。A. 結(jié)構(gòu)體 B. 進(jìn)程 C. 實(shí)體 D. 配置 4. MAXPLUSII中編譯VHDL源程序時(shí)要求 C 。A.文件名和實(shí)體可不同名 B.文件名和實(shí)體名無關(guān) C. 文件名和實(shí)體名要相同 D. 不確定 5. 1987標(biāo)準(zhǔn)的VHDL語言對(duì)大小寫是 D 。 A. 敏感的 B. 只能用小寫 C. 只能用大寫 D. 不敏感 6. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識(shí)符描述正確的是 A 。 A. 必須以英文字母開頭 B.可以使用漢字開頭 C.可以使用數(shù)字開頭 D.任何字符都可以 7. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識(shí)符描述正確的是 B 。 A. 下劃線可以連用 B. 下劃線不能連用 C. 不能使用下劃線 D. 可以使用任何字符 8. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A 。 A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a10. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 C 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 11. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL語言中變量定義的位置是 D 。 A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 14. 變量是局部量可以寫在 B 。 A. 實(shí)體中 B. 進(jìn)程中 C. 線粒體 D. 種子體中 15. 變量和信號(hào)的描述正確的是 A 。 A. 變量賦值號(hào)是:= B. 信號(hào)賦值號(hào)是:= C. 變量賦值號(hào)是= D. 二者沒有區(qū)別16. 變量和信號(hào)的描述正確的 B 。 A. 變量可以帶出進(jìn)程 B. 信號(hào)可以帶出進(jìn)程 C. 信號(hào)不能帶出進(jìn)程 D. 二者沒有區(qū)別17. 關(guān)于VHDL數(shù)據(jù)類型，正確的是 D 。 A. 數(shù)據(jù)類型不同不能進(jìn)行運(yùn)算 B. 數(shù)據(jù)類型相同才能進(jìn)行運(yùn)算 C. 數(shù)據(jù)類型相同或相符就可以運(yùn)算 D. 運(yùn)算與數(shù)據(jù)類型無關(guān) 18. 下面數(shù)據(jù)中屬于實(shí)數(shù)的是 A 。A. 4.2 B. 3 C. 1 D. “11011” 19. 下面數(shù)據(jù)中屬于位矢量的是 D 。A. 4.2 B. 3 C. 1 D. “11011” 20. 關(guān)于VHDL數(shù)據(jù)類型，正確的是 。 A. 用戶不能定義子類型 B. 用戶可以定義子類型 C. 用戶可以定義任何類型的數(shù)據(jù) D. 前面三個(gè)答案都是錯(cuò)誤的 21. 可以不必聲明而直接引用的數(shù)據(jù)類型是 C 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三個(gè)答案都是錯(cuò)誤的 22. STD_LOGIG_1164中定義的高阻是字符 D 。 A. X B. x C. z D. Z 23. STD_LOGIG_1164中字符H定義的是 A 。 A. 弱信號(hào)1 B. 弱信號(hào)0 C. 沒有這個(gè)定義 D. 初始值 24. 使用STD_LOGIG_1164使用的數(shù)據(jù)類型時(shí) B 。 A.可以直接調(diào)用 B.必須在庫和包集合中聲明 C.必須在實(shí)體中聲明 D. 必須在結(jié)構(gòu)體中聲明 25. 關(guān)于轉(zhuǎn)化函數(shù)正確的說法是 。 A. 任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化 B. 只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化 C. 任何數(shù)據(jù)類型都不能轉(zhuǎn)化 D. 前面說法都是錯(cuò)誤的 26. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是 C 。 A. 邏輯運(yùn)算的優(yōu)先級(jí)最高 B. 關(guān)系運(yùn)算的優(yōu)先級(jí)最高 C. 邏輯運(yùn)算的優(yōu)先級(jí)最低 D. 關(guān)系運(yùn)算的優(yōu)先級(jí)最低 27. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是 A 。 A. NOT的優(yōu)先級(jí)最高 B. AND和NOT屬于同一個(gè)優(yōu)先級(jí) C. NOT的優(yōu)先級(jí)最低 D. 前面的說法都是錯(cuò)誤的 28. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是 D 。 A. 括號(hào)不能改變優(yōu)先級(jí) B. 不能使用括號(hào) C. 括號(hào)的優(yōu)先級(jí)最低 D. 括號(hào)可以改變優(yōu)先級(jí) 29. 如果a=1,b=0，則邏輯表達(dá)式（a AND b） OR（ NOT b AND a）的值是 B 。 A. 0 B. 1 C. 2 D. 不確定 30. 關(guān)于關(guān)系運(yùn)算符的說法正確的是 。 A. 不能進(jìn)行關(guān)系運(yùn)算 B. 關(guān)系運(yùn)算和數(shù)據(jù)類型無關(guān) C. 關(guān)系運(yùn)算數(shù)據(jù)類型要相同 D. 前面的說法都錯(cuò)誤 31. 轉(zhuǎn)換函數(shù)TO_BITVECTOR(A)的功能是 。 A. 將STDLOGIC_VECTOR轉(zhuǎn)換為BIT_VECTOR B. 將REAL轉(zhuǎn)換為BIT_VECTOR C. 將TIME轉(zhuǎn)換為BIT_VECTOR D. 前面的說法都錯(cuò)誤 32. VHDL中順序語句放置位置說法正確的是 。 A.可以放在進(jìn)程語句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的說法都正確 33. 不屬于順序語句的是 B 。 A. IF語句 B. LOOP語句 C. PROCESS語句 D. CASE語句 34. 正確給變量X賦值的語句是 B 。 A. X=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正確 35. EDA的中文含義是 A 。 A. 電子設(shè)計(jì)自動(dòng)化 B. 計(jì)算機(jī)輔助計(jì)算 C. 計(jì)算機(jī)輔助教學(xué) D. 計(jì)算機(jī)輔助制造 36. 可編程邏輯器件的英文簡稱是 。 A. FPGA B. PLA C. PAL D. PLD 37. 現(xiàn)場可編程門陣列的英文簡稱是 。 A. FPGA B. PLA C. PAL D. PLD 38. 基于下面技術(shù)的PLD器件中允許編程次數(shù)最多的是 。 A. FLASH B. EEROM C. SRAM D. PROM 39. 在EDA中，ISP的中文含義是 。 A. 網(wǎng)絡(luò)供應(yīng)商 B. 在系統(tǒng)編程 C. 沒有特定意義 D. 使用編程器燒寫PLD芯片 40. 在EDA中，IP的中文含義是 。 A. 網(wǎng)絡(luò)供應(yīng)商 B. 在系統(tǒng)編程 C. 沒有特定意義 D. 知識(shí)產(chǎn)權(quán)核41. EPF10K20TC144-4具有多少個(gè)管腳 A 。 A. 144個(gè) B. 84個(gè) C. 15個(gè) D. 不確定 42. EPF10K20TC144-X器件，如果X的值越小表示 。 A. 器件的工作頻率越小 B. 器件的管腳越少 C. 器件的延時(shí)越小 D. 器件的功耗越小 43. 如果a=1,b=1，則邏輯表達(dá)式（a XOR b） OR（ NOT b AND a）的值是 A 。 A. 0 B. 1 C. 2 D. 不確定 44. 執(zhí)行下列語句后Q的值等于 B 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00101101” C. “11011001” D. “00101100” 45. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: VHDL syntax error: signal declaration must have ；，but found begin instead. 其錯(cuò)誤原因是 A 。A. 信號(hào)聲明缺少分號(hào)。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。46. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: VHDL syntax error: choice value length must match selector expression value length 其錯(cuò)誤原因是 A 。A. 表達(dá)式寬度不匹配。 B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。47. MAX+PLUSII的設(shè)計(jì)文件不能直接保存在 B 。 A 硬盤 B. 根目錄 C. 文件夾 D. 工程目錄 48. MAXPLUSII是哪個(gè)公司的軟件 A 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII不支持的輸入方式是 D 。 A. 文本輸入 B. 原理圖輸入 C. 波形輸入 D. 矢量輸入 50. MAXPLUSII中原理圖的后綴是 B 。 A. DOC B. GDF C. BMP D. JIF 51. 在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語句是錯(cuò)誤的。 D 。 A.idata = “00001111”; B.idata = b”0000_1111”;C.idata = X”AB” D. idata = B”21”;52. 在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是 D 。 A.if clkevent and clk = 1 then B.if falling_edge(clk) thenC.if clkevent and clk = 0 then D.if clkstable and not clk = 1 then53. 下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)的描述中，那一種說法是不正確的。 。 A.原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B.原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C.原理圖輸入設(shè)計(jì)方法無法對(duì)電路進(jìn)行功能描述；D.原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。54. 在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào)，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個(gè)賦值語句是正確的。 C 。 A.idata := 32; B.idata = 16#A0#; C.idata set project to current file B. assignpin/location chipC. nodeenter node from SNFD. filecreate default symbol61. 在EDA工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為 D 。 A.仿真器B.綜合器C.適配器D.下載器62. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: Cant open VHDL “WORK” 其錯(cuò)誤原因是 B 。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf，而非.vhd 。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。63. 在VHDL的CASE語句中，條件句中的“=”不是操作符號(hào)，它只相當(dāng)與 B 作用。A. IFB. THENC. ANDD. OR64. 下面哪一條命令是MAXPLUSII軟件中引腳鎖定的命令 C 。A fileset project to current fileBnodeenter node from SNFC assignpin/location chipD filecreate default symbol65. 下列關(guān)于信號(hào)的說法不正確的是 C 。A . 信號(hào)相當(dāng)于器件內(nèi)部的一個(gè)數(shù)據(jù)暫存節(jié)點(diǎn)。B. 信號(hào)的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。C. 在同一進(jìn)程中，對(duì)一個(gè)信號(hào)多次賦值，其結(jié)果只有第一次賦值起作用。D. 信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用。66. 下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名 D 。A. ORB. VARIABLE C. SIGNALD. OUT167. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax error 其錯(cuò)誤原因是 A 。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf 而非.vhd 。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。68. 下列關(guān)于變量的說法正確的是 A 。A. 變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個(gè)延時(shí)。C. 在進(jìn)程的敏感信號(hào)表中，既可以使用信號(hào)，也可以使用變量。D. 變量賦值的一般表達(dá)式為：目標(biāo)變量名NULL；語句。C. CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn) 。D. CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。70. VHDL中,為目標(biāo)變量賦值符號(hào)是 D 。A. =:B. =C. =D.:=71. 在VHDL中,可以用語句 D 表示檢測(cè)clock下降沿。A. clock event B. clock event and clock=1 C. clock=0 D. clock event and clock=072.在VHDL的FOR_LOOP語句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOOP語句的局部量， B 事先聲明。 A. 必須B. 不必C. 其類型要D.其屬性要73. 在VHDL中，語句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數(shù)為 A 次。A. 8B. 7C. 0D.174. 在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由 B 語句組成的