模擬集成電路－電容電阻.ppt

Dr. Jian Fang . UESTC,模擬集成電路,7.電容電阻,Dr. Jian Fang . UESTC,概述,特點(diǎn)： 精度低（20），絕對(duì)誤差大。 溫度系數(shù)大。 可制作的范圍有限。 占用芯片面積大，成本高。 多用有源器件， 少用無(wú)源器件。,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,實(shí)際設(shè)計(jì)中取最大的限制。,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,電阻的誤差：,兩個(gè)電阻的匹配誤差：,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,6.2.4 模擬集成電路中的電容器 在模擬集成電路中，電容也是一個(gè)重要的元件。在雙極型模擬集成電路中，集成電容器用作頻率補(bǔ)償以改善電路的頻率特性。在MOS模擬集成電路中，由于在工藝上制造集成電容比較容易，并且容易與MOS器件相匹配，故集成電容得到較廣泛的應(yīng)用。普通pn結(jié)電容的容量較小，有較大的溫度系數(shù)和寄生效應(yīng)等缺點(diǎn)，故應(yīng)用不多。在雙極型和MOS模擬集成電路中的電容大多采用MOS結(jié)構(gòu)或其相似結(jié)構(gòu)。由于在MOS工藝中實(shí)現(xiàn)的MOS電容，匹配精度比電阻好，一般約為0.1%5%，因此在D/A、A/D轉(zhuǎn)換器和開(kāi)關(guān)電容電路等集成電路中，往往用電容代替電阻網(wǎng)絡(luò)。,Dr. Jian Fang . UESTC,集成電容器,IC中應(yīng)盡量避免使用電容器,在雙極集成電路中，常使用的集成電容器有： 反偏PN結(jié)電容器 PN結(jié)電容器的制作工藝完全和NPN管工藝兼容，但其電容值做不大。發(fā)射結(jié)的零偏單位面積電容大，但擊穿電壓低，約為69V；集電結(jié)的零偏單位面積電容小，但擊穿電壓高，約為20V。,1、雙極集成電路中常用的集成電容器,Dr. Jian Fang . UESTC,表6-1 元件匹配數(shù)椐比較,表6-1列出了擴(kuò)散電阻、離子注入電阻和MOS電容器的若干性能比較。,Dr. Jian Fang . UESTC,以N+硅作為下極板的MOS電容器,Dr. Jian Fang . UESTC,薄氧化層,Dr. Jian Fang . UESTC,MOS電容器,Dr. Jian Fang . UESTC,集成電路中MOS電容,Dr. Jian Fang . UESTC,以上介紹MOS電容器的電容量的大小和電容器的面積有關(guān)，與單位面積的電容即兩個(gè)極板之間的氧化層的厚度有關(guān)?？梢杂孟率接?jì)算： 真空電容率： 是二氧化硅的相對(duì)介電常數(shù)，約等于3.9，兩者乘積為 ，如果極板間氧化層的厚度為80nm(0.08m)，可以算出單位面積電容量為 ，也就是說(shuō)，一個(gè)10，000m2面積的電容器的電容只有4.3pF。,Dr. Jian Fang . UESTC,單位面積的電容值較小，占有的芯片面積較大,溫度系數(shù)小，,當(dāng)下電極用N+發(fā)射區(qū)擴(kuò)散層時(shí)，MOS電容的電容值基本上與電壓大小及電壓極性無(wú)關(guān)； 單個(gè)MOS電容的誤差較大，約為20；但兩個(gè)MOS電容間的匹配誤差可以小于10；,MOS電容有較大的寄生電容。,MOS電容器的特點(diǎn)如下：,擊穿電壓較高，BV50V；,Dr. Jian Fang . UESTC,電容的放大密勒效應(yīng) 對(duì)于跨接在一個(gè)放大器輸入和輸出端之間的電容，因?yàn)槊芾招?yīng)將使等效的輸入電容放大。圖6-14說(shuō)明了這種效應(yīng)。,6-14,Dr. Jian Fang . UESTC,假設(shè)電容Co跨接在具有電壓增益Av的倒相放大器輸入和輸出端，則等效的輸入阻抗就等于： 等效的輸入阻抗就等于：,也就是說(shuō)，等效的輸入電容被放大了 1+Av倍。,Dr. Jian Fang . UESTC,在實(shí)際的電路設(shè)計(jì)中常利用這種效應(yīng)來(lái)減小版圖上的電容尺寸例如頻率補(bǔ)償電容就常采用這樣的結(jié)構(gòu)。另一方面，這種密勒效應(yīng)也同樣具有不利的一面，例如，MOS晶體管的柵漏之間的寄生電容CGD(因柵漏覆蓋所引起)也會(huì)因密勒效應(yīng)使MOS管的等效輸入電容增加，影響器件的速度。,Dr. Jian Fang . UESTC,在電阻的制作過(guò)程中，由于加工所引起的誤差，如擴(kuò)散過(guò)程中的橫向擴(kuò)散、制版和光刻過(guò)程中的圖形寬度誤差等，都會(huì)使電阻的實(shí)際尺寸偏離設(shè)計(jì)尺寸，導(dǎo)致電阻值的誤差。電阻條圖形的寬度W越寬，相對(duì)誤差W/W就越小，反之則越大。與寬度相比，長(zhǎng)度的相對(duì)誤差L/L則可忽略。因此，對(duì)于有精度要求的電阻，要選擇合適的寬度，以減小電阻條圖形誤差引起的失配。,6.2.5 模擬集成電路中的電阻 電阻是基本的元件，在集成工藝技術(shù)中有多種設(shè)計(jì)與制造電阻的方法，根據(jù)阻值和精度的要求可以選擇不同的電阻結(jié)構(gòu)和形狀。,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,高精度電阻也常采用長(zhǎng)條電阻串聯(lián)的形式,圖6-16,Dr. Jian Fang . UESTC,常用的電阻器圖形 “VLSI設(shè)計(jì)基礎(chǔ)”（李偉華編著 ) p.132,Dr. Jian Fang . UESTC,從圖中可以看出，有的電阻條寬，如(b)、(d)、(e)圖結(jié)構(gòu)；有的電阻條窄，如(a)、(c)圖結(jié)構(gòu)；有的是直條形狀的電阻，如(a)、(b)圖所示；有的是折彎形狀的電阻，如(c)(e)所示，有的是連續(xù)的擴(kuò)散圖形，如(a)(d)圖結(jié)構(gòu)，有的是用若干直條電阻由金屬條串聯(lián)而成，如(c)圖所示。那么，在設(shè)計(jì)中根據(jù)什么來(lái)選擇電阻的形狀呢? 一個(gè)基本的依據(jù)是：一般電阻采用窄條結(jié)構(gòu)，精度要求高的采用寬條結(jié)構(gòu)；小電阻采用直條形，大電阻采用折彎形。,Dr. Jian Fang . UESTC,Dr. Jian Fang . UESTC,電阻圖形尺寸的計(jì)算 根據(jù)具體電路中對(duì)電阻大小的要求，可以非常方便地進(jìn)行電阻圖形設(shè)計(jì)。設(shè)計(jì)的依據(jù)是工藝提供的摻雜區(qū)的方塊電阻值和所需制作的電阻的阻值。一旦選中了摻雜區(qū)的類型，可以依據(jù)下式計(jì)算。 其中，R是摻雜半導(dǎo)體薄層的方塊電阻，L是電阻條的長(zhǎng)度，W是電阻條的寬度，LW是電阻所對(duì)應(yīng)的圖形的方塊數(shù)。因此，只要知道摻雜區(qū)的方塊電阻，然后根據(jù)所需電阻的大小計(jì)算出需要多少方塊，再根據(jù)精度要求確定電阻條的寬度，就能夠得到電阻條的長(zhǎng)度。,Dr. Jian Fang . UESTC,當(dāng)然，這樣的計(jì)算是很粗糙的，因?yàn)樵谟?jì)算中并沒(méi)有考慮電阻的折彎形狀和端頭形狀對(duì)實(shí)際電阻值的影響，在實(shí)際的設(shè)計(jì)中需根據(jù)具體的圖形形狀對(duì)計(jì)算加以修正，通常的修正包括端頭修正和拐角修正。 端頭和拐角修正 因?yàn)殡娮涌偸菑碾娮枳钚〉牡胤搅鲃?dòng)，因此，從引線孔流入的電流，絕大部分是從引線孔正對(duì)著電阻條的一邊流入的，從引線孔側(cè)面和背面流入的電流極少，因此，在計(jì)算端頭處的電阻值時(shí)需要引入一些修正，稱之為端頭修正。,Dr. Jian Fang . UESTC,端頭修正常采用經(jīng)驗(yàn)數(shù)據(jù)，以端頭修正因子k1，表示整個(gè)端頭對(duì)總電阻方塊數(shù)的貢獻(xiàn)。例如k1=0.5，表示整個(gè)端頭對(duì)總電阻的貢獻(xiàn)相當(dāng)于0.5方。 圖 6-18給出了不同電阻條寬和端頭形狀的修正因子的經(jīng)驗(yàn)數(shù)據(jù)，圖中的虛線是端頭的內(nèi)邊界，它的尺寸通常為幾何設(shè)計(jì)規(guī)則中擴(kuò)散區(qū)對(duì)孔的覆蓋數(shù)值。對(duì)于大電阻 LW情況，端頭對(duì)電阻的貢獻(xiàn)可以忽略不計(jì)。,Dr. Jian Fang . UESTC,對(duì)于折彎形狀的電阻，通常每一直條的寬度都是相同的，在拐角處是一個(gè)正方形，但這個(gè)正方形不能作為一個(gè)電阻方來(lái)計(jì)算，這是因?yàn)樵诠战翘幍碾娏髅芏仁遣痪鶆虻?，靠近?nèi)角處的電流密度大，靠近外角處的電流密度小。經(jīng)驗(yàn)數(shù)據(jù)表明，拐角對(duì)電阻的貢獻(xiàn)只有0.5方，即拐角修正因子k2=0.5。,圖 6-18,Dr. Jian Fang . UESTC,當(dāng)采用寬電阻結(jié)構(gòu)時(shí)，由于不存在拐角并且電阻條比較寬，所以這種結(jié)構(gòu)的電阻精度比較高。但缺點(diǎn)是這種電阻占用的面積比較大，會(huì)產(chǎn)生比較大的分布參數(shù)。,Dr. Jian Fang . UESTC,2. 離子注入電阻,同樣是摻雜工藝，由于離子注入工藝可以精確地控制摻雜濃度和注入的深度，并且橫向擴(kuò)散小，因此，采用離子注入方式形成的電阻的阻值容易控制，精度較高。 這個(gè)電阻(見(jiàn)圖 6-19)由兩部分組成，離子注入?yún)^(qū)電阻和p+區(qū)端頭電阻，因?yàn)閜+區(qū)端頭的摻雜濃度較高，所以電阻值很小，實(shí)際的電阻阻值主要由離子注入?yún)^(qū)電阻決定，與熱擴(kuò)散摻雜電阻相比，減小了誤差，進(jìn)一步提高了精度。,Dr. Jian Fang . UESTC,圖 6-19 離子注入電阻,Dr. Jian Fang . UESTC,3. 襯底電位與分布電容,制作電阻的襯底是和電阻材料摻雜類型相反的半導(dǎo)體，即如果電阻是P型半導(dǎo)體，襯底就是N型半導(dǎo)體，反之亦然。這樣，電阻區(qū)和襯底就構(gòu)成了一個(gè)pn結(jié)，為防止這個(gè)pn結(jié)導(dǎo)通，襯底必須接一定的電位。要求不論電阻的哪個(gè)端頭和任何的工作條件，都要保證pn結(jié)不能處于正偏狀態(tài)。,Dr. Jian Fang . UESTC,通常將P型襯底接電路中最低電位，N型襯底接最高電位，這樣，最壞工作情況是電阻只有一端處于零偏置，其余點(diǎn)都處于反偏置。例如，上端頭接正電源的P型摻雜電阻，襯底的N型半導(dǎo)體電接正電源，這樣在接正電源處，pn結(jié)是零偏置，越接近電阻的下端頭，P型半導(dǎo)體的電