soc試題庫.doc

1.目前，集成電路產(chǎn)業(yè)鏈主要包括設(shè)計(jì)、 制造 、封裝和測試。 2.一個(gè)完整的SoC設(shè)計(jì)包括系統(tǒng)結(jié)構(gòu)設(shè)計(jì)， 軟件結(jié)構(gòu)設(shè)計(jì) 和硬件設(shè)計(jì)。3.SOC按用途可分為專用SOC芯片類型和 通用SOC芯片 類型。 4.SOC中常用處理器的可分為 通用處理器、 數(shù)字信號處理器 、可配置處理器。5.SOC中典型的存儲器包括 SRAM 、SDRAM、DDRAM、ROM、和 flash 。 6.目前的ESL工具通常采用工業(yè)標(biāo)準(zhǔn)語言進(jìn)行建模，如C/C+、 system c 、systemVerilog等。7.SOC中常用的總線主要包括 AMBA總線、 AVALON總線 、CoreConnect總線、和Wishbone總線。8.總線設(shè)計(jì)需要考慮的因素主要包括 總線寬度 、時(shí)鐘頻率、 仲裁機(jī)制 、傳輸類型。 9.IP核依設(shè)計(jì)流程不同，可分為： 軟核 、 固核 和硬核。10.SOC的英語全稱是 system on chip 。11.目前的集成電路設(shè)計(jì)理念中 IP 是構(gòu)成SOC的基本單元。12.當(dāng)前的SOC的設(shè)計(jì)正朝著 速度快 、容量大、 體積小 、質(zhì)量輕、 功耗低 的方向發(fā)展。13.SoC的設(shè)計(jì)趨勢正從 RTL級 向電子系統(tǒng)級（ESL，Electronic System Level）轉(zhuǎn)移。14.ESL設(shè)計(jì)分成可分成三步，其包括：功能設(shè)計(jì)、 基于應(yīng)用的架構(gòu)設(shè)計(jì) 、基于平臺的架構(gòu)設(shè)計(jì)。 15.驗(yàn)證方法可以分為 動態(tài)驗(yàn)證 、靜態(tài)驗(yàn)證。 16.常用的可測性設(shè)計(jì)包括：內(nèi)部掃描測試設(shè)計(jì)、邊界掃描測、 自動測試矢量生成 、 存儲器內(nèi)建自測試 。17. EDA布局布線流程包括：布局規(guī)劃、布局、 器件放置、 時(shí)鐘樹綜合 、布線。18.世界IC產(chǎn)業(yè)為適應(yīng)技術(shù)的發(fā)展和市場的要求，其產(chǎn)業(yè)結(jié)構(gòu)經(jīng)歷了3次重大變革分別是：以生產(chǎn)為導(dǎo)向的初級階段、FOUNDRY與FABLESS設(shè)計(jì)公司的崛起階段、“四大分離”的IC產(chǎn)業(yè)階段。19.SOC的系統(tǒng)架構(gòu)設(shè)計(jì)的過程可以分為3個(gè)階段分別是：功能設(shè)計(jì)階段、應(yīng)用驅(qū)動的系統(tǒng)架構(gòu)設(shè)計(jì)階段、平臺導(dǎo)向的系統(tǒng)架構(gòu)設(shè)計(jì)階段。20.目前市場上主要的兩種flash分別是：norfalsh、 nandflash。21、用于多核SOC性能的兩條定律分別是：阿姆達(dá)定律、古斯塔夫森定律。22、目前幾種典型的多核SOC系統(tǒng)架構(gòu)分別是：片上網(wǎng)絡(luò)、可重構(gòu)SOC、TI開放式多媒體應(yīng)用平臺（OMAP）架構(gòu)。23、ESL設(shè)計(jì)的核心是事務(wù)級建模。24、ESL設(shè)計(jì)流程包含:系統(tǒng)級描述、體系架構(gòu)設(shè)計(jì)、軟硬件劃分、軟硬件協(xié)同設(shè)計(jì)和驗(yàn)證。25、事務(wù)級模型可分為3種：沒有時(shí)序信息的模型、周期近似的模型、精確到每個(gè)周期的模型。26、事務(wù)層是介于算法抽象層、和RTL抽象層之間。27、一個(gè)完整的IP硬核應(yīng)該包含以下模型：功能模型、時(shí)序模型、功耗模型、測試模型、物理模型。28、IP驗(yàn)證的策略包括，兼容性驗(yàn)證、邊界驗(yàn)證、隨機(jī)驗(yàn)證、應(yīng)用程序驗(yàn)證、回歸驗(yàn)證。29、IP的收費(fèi)結(jié)構(gòu)包括授權(quán)費(fèi)、權(quán)利金和其它收入。30、IP授權(quán)模式分為:單次授權(quán)、多次授權(quán)。31、所謂的同步電路，即電路中所有受時(shí)鐘控制的單元，如觸發(fā)器、寄存器，全部由一個(gè)統(tǒng)一的全局時(shí)鐘控制。32、亞穩(wěn)態(tài)現(xiàn)象是指違反了電路的建立時(shí)間和保持時(shí)間其使觸發(fā)器捕獲到一個(gè)無效電平的狀態(tài)稱為亞穩(wěn)態(tài)。33、建立時(shí)間是指時(shí)鐘信號變化之前數(shù)據(jù)保持不變的時(shí)間34、保持時(shí)間是指時(shí)鐘信號變化之后數(shù)據(jù)保持不變的時(shí)間35、功能驗(yàn)證的 的方法主要有軟件仿真、軟硬件協(xié)同仿真、形式驗(yàn)證、基于斷言的半形式驗(yàn)證、基于硬件的原型機(jī)。36、形式驗(yàn)證可以分為：靜態(tài)形式驗(yàn)證和半形式驗(yàn)證。37、什么叫DFT:可測性設(shè)計(jì)38、根據(jù)測試目的不同可以把集成電路測試分為四種類型：驗(yàn)證測試、生產(chǎn)測試、可靠性測試、接受測試。39、根據(jù)測試的方式不同，測試矢量可以分為3類：窮舉測試矢量、功能測試矢量、結(jié)構(gòu)測試矢量。40、數(shù)字邏輯單元中的故障模型包含：固定型故障、晶體管固定開/短路故障、橋接故障、跳變延遲故障、傳輸延遲故障41、存儲器故障模型包含：單元固定故障、狀態(tài)跳變故障、單元耦合故障、臨近圖形敏感故障、地址譯碼故障。42、什么叫ATPG:自動測試向量生成43、存儲器的測試常用的算法有，棋盤式圖形算法和march算法。44、功耗的類型可分為:靜態(tài)功耗、動態(tài)功耗 45、DRC、LVS、DFM、DFY、ESD設(shè)計(jì)規(guī)則檢查、版圖與原理圖一致性檢查、可制造性設(shè)計(jì)、面向良品率設(shè)計(jì)、靜電沖擊46、 I/O單元按其特性可以分為如下幾類：電源單元、模擬I/O單元、數(shù)字I/O單元、特殊功能I/O單元。47、微電子封裝通常包含哪些功能：電源分配和信號分配、散熱通道、固定支撐和環(huán)境保護(hù)48、當(dāng)前外圍封裝形式有DIP PLCC QFP SOP等。簡答題：1、集成電路發(fā)展經(jīng)歷的6個(gè)階段？ 第一階段：1962年制造出包含12個(gè)晶體管的小規(guī)模集成電路（SSI，Small-Scale Integration）。 第二階段：1966年集成度為1001000個(gè)晶體管的中規(guī)模集成電路（MSI，Medium-Scale Integration）。 第三階段：19671973年，研制出1千10萬個(gè)晶體管的大規(guī)模集成電路（LSI，Large-Scale Integration）。 第四階段：1977年研制出在30平方毫米的硅晶片上集成15萬個(gè)晶體管的超大規(guī)模集成電路 （VLSI，Very Large-Scale Integration）。 第五階段：1993年隨著集成了1000萬個(gè)晶體管的16MB FLASH和256MB DRAM的研制成功，進(jìn)入了特大規(guī)模集成電路（ULSI，Ultra Large-Scale Integration）時(shí)代。 第六階段：1994年由于集成1億個(gè)元件的1GB DRAM的研制成功，進(jìn)入巨大規(guī)模集成電路（GSI，Giga Scale Integration）時(shí)代。2、SOC相比較其它類型的集成電路其優(yōu)勢有哪些？ 可以實(shí)現(xiàn)更為復(fù)雜的系統(tǒng)、 具有較低的設(shè)計(jì)成本、 具有更高的可靠性、 縮短產(chǎn)品設(shè)計(jì)時(shí)間、減少產(chǎn)品反復(fù)的次數(shù)、可以滿足更小尺寸的設(shè)計(jì)要求、可達(dá)到低功耗的設(shè)計(jì)要求3、時(shí)鐘偏斜（slew）產(chǎn)生的原因是什么？時(shí)鐘偏斜造成競爭冒險(xiǎn)的原因是什么？ 由于版圖上到達(dá)每個(gè)觸發(fā)器時(shí)鐘端口的連線長度不同，驅(qū)動單元的負(fù)載不同等原因，若果沒有經(jīng)過處理，全局時(shí)鐘會到達(dá)每個(gè)時(shí)序邏輯單元的時(shí)間就不可能相同。這種時(shí)鐘到達(dá)時(shí)間在空間上的差別成為時(shí)鐘偏斜（clock skew）。 時(shí)鐘偏斜造成的后果是非常嚴(yán)重的，時(shí)鐘延時(shí)到達(dá)，會造成數(shù)據(jù)到達(dá)的建立時(shí)間不夠，如果時(shí)鐘提前到達(dá)，會造成數(shù)據(jù)不滿足保持時(shí)間的要求，從而會造成競爭冒險(xiǎn)。4、SOC系統(tǒng)架構(gòu)設(shè)計(jì)的總體目標(biāo)與各個(gè)階段分別是什么？ 目標(biāo)：設(shè)計(jì)者針對應(yīng)用的特點(diǎn)，選取合適的功能模塊和模塊之間數(shù)據(jù)的通信方式，在滿足總線吞吐率、芯片面積、功耗等一些列系統(tǒng)約束的條件下，從眾多的系統(tǒng)架構(gòu)方案中找到最優(yōu)的SOC系統(tǒng)架構(gòu)方案。階段：功能設(shè)計(jì)階段、應(yīng)用驅(qū)動的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)階段、平臺導(dǎo)向的系統(tǒng)結(jié)構(gòu)設(shè)計(jì)階段5、在設(shè)計(jì)過程中有時(shí)候會使用第三方的IP，對于IP的選擇和使用應(yīng)該注意哪些方面？此外有些IP會被復(fù)用，因此在模塊劃分過程中應(yīng)該考慮哪幾個(gè)方面？(1）首先：在系統(tǒng)架構(gòu)設(shè)計(jì)做好模塊劃分時(shí)，必須確定哪些模塊基于標(biāo)準(zhǔn)單元庫進(jìn)行設(shè)計(jì)，哪些模塊需要購買IP，IP模塊的對接需要增加哪些連接性的設(shè)計(jì)。其次：模塊間的接口協(xié)議要盡可能的簡單，模塊間的接口定義要盡可能與國際上通用的接口協(xié)議完全一致。一個(gè)常用的設(shè)計(jì)技巧就是在數(shù)據(jù)傳送的接口建立申請和應(yīng)答機(jī)制，這雖然會造成芯片在時(shí)序、面積、功耗等方面的損耗，但對于加快系統(tǒng)芯片的上市速度大大有利。 第三：要注意積累IP和IP集成的經(jīng)驗(yàn)。一旦成功地集成了一個(gè)IP到一個(gè)系統(tǒng)芯片設(shè)計(jì)上后，設(shè)計(jì)組會對該IP的接口特性非常熟悉。這時(shí)候就應(yīng)該進(jìn)一步完善IP使它的設(shè)計(jì)復(fù)用性更好，并逐步建立一些列衍生的IP模塊。 第四：如果是對硬IP的集成，還必須在時(shí)鐘分布、關(guān)鍵路徑的布線、電源和地線的布線、IP模塊支持的測試結(jié)構(gòu)等方面進(jìn)行考慮，與系統(tǒng)芯片保持一致。 （2) 第一： 時(shí)鐘生成應(yīng)該被劃分為單獨(dú)的模塊，如分頻電路、計(jì)數(shù)器、多路時(shí)鐘信號選擇器、以便于其它設(shè)計(jì)人員設(shè)置約束。第二：總線接口邏輯應(yīng)該被劃分為單獨(dú)模塊，如總線接口、地址譯碼器、當(dāng)該模塊被用于不同設(shè)計(jì)中時(shí)，總線和寄存器的地址很可能會被改變。第三：提供特殊測試功能的邏輯應(yīng)該被劃分為單獨(dú)模塊，這些功能邏輯可能會根據(jù)以后的測試策略而改變。第四：對于功能模塊的設(shè)計(jì)應(yīng)采用必要的層次化描述，便于該模塊的設(shè)計(jì)者了解該設(shè)計(jì)。 6、EDA工具綜合、優(yōu)化的策略是什么？綜合策略：1） 以速度為目標(biāo)的綜合策略2） 成本盡可能低的綜合策略3） 速度和成本折中的綜合策略優(yōu)化策略：1） 器件復(fù)用2） 時(shí)序重排3） 狀態(tài)機(jī)重新編譯7、SOC設(shè)計(jì)中驗(yàn)證包含以下哪幾個(gè)方面？動態(tài)驗(yàn)證、 靜態(tài)驗(yàn)證流程分別是什么？1） 驗(yàn)證原始描述的正確性2） 驗(yàn)證設(shè)計(jì)的邏輯功能是否符合原始設(shè)計(jì)規(guī)范的性能指標(biāo)？3） 驗(yàn)證設(shè)計(jì)結(jié)果是否符合原始設(shè)計(jì)規(guī)范的性能指標(biāo)4） 驗(yàn)證結(jié)構(gòu)是否包含違反物理設(shè)計(jì)規(guī)則的錯誤動態(tài)驗(yàn)證靜態(tài)驗(yàn)證 8、SOC設(shè)計(jì)中常用的處理器有哪些？不同的處理器在SOC設(shè)計(jì)中應(yīng)該如何選擇？ 通用處理器（CPU）、ARM、MIPS、PowerPC、 數(shù)字信號處理器（DSP）、TI DSP、ADI、Freescale 可配置處理器、Tensilica、NIOS、ARC 首先對于目標(biāo)應(yīng)用的運(yùn)算能力要有一個(gè)量的估計(jì)或計(jì)算.。一般來說運(yùn)算的任務(wù)以MIPS為單位描述，即每秒百萬指令數(shù)。在SOC設(shè)計(jì)的開始，計(jì)算所有的任務(wù)每秒的指令需求總和。如果處理器性能不能滿足，可以選擇更高性能的處理器或者增加處理器的數(shù)量。但在多處理器的設(shè)計(jì)中，每個(gè)處理器的任務(wù)分配是個(gè)復(fù)雜的工作。其次是根據(jù)應(yīng)用類型選擇合適的處理器類型，通用處理器的運(yùn)算能力和DSP是有較大區(qū)別的。需要根據(jù)實(shí)際目標(biāo)應(yīng)用決定處理器的選擇。DSP適合計(jì)算密集型的任務(wù)，如數(shù)字信號處理、音視頻編解碼等，而且DSP存儲器架構(gòu)可以提供更大的存儲器訪問帶寬，此外一般的DSP在0開銷循環(huán)、特殊尋址方式等方面有專門的硬件支持，而通用處理器在處理用戶界面和控制失誤方面有一定的優(yōu)勢。由于DSP和通用處理器有各自的性能優(yōu)勢，因此一般應(yīng)用中兩種處理器混合使用也較為常見。9、 IP的軟核、固核、硬核的設(shè)計(jì)流程和特點(diǎn)是是什么？（要求畫出流程各步驟之間邏輯關(guān)系圖） 10、IP常見的分類方式有哪兩類？按照兩種不同的分類方式，IP可以分為哪些類型？最常見的分類方式有兩種：一種是從設(shè)計(jì)流程上來區(qū)分其類型，另一種是從差異化的程度來區(qū)分其類型。依差異化程度來區(qū)分：基礎(chǔ)IP（Foundation IP）基礎(chǔ)IP的主要特點(diǎn)是其與具體工藝相關(guān)性高，且買價(jià)低廉。例如，IP單元庫（Cell Library）、門陣列（Gate Array）等產(chǎn)品。標(biāo)準(zhǔn)IP（Standard IP）標(biāo)準(zhǔn)IP指符合產(chǎn)業(yè)組織制定標(biāo)準(zhǔn)的IP產(chǎn)品，如IEEE-1394 、USB等。于是工業(yè)標(biāo)準(zhǔn)，其架構(gòu)應(yīng)該是公開的，進(jìn)入門檻較低，因此，這類IP廠商間競爭激烈，通常只有技術(shù)領(lǐng)先者可以獲得較大的利潤。明星IP（Star IP或Unique IP）明星IP一般復(fù)雜性高，通常必須要具備相應(yīng)的工具軟件與系統(tǒng)軟件相互配合才能開發(fā)，因此不易于模仿，進(jìn)入門檻較高，競爭者少，產(chǎn)品有較高的附加價(jià)值，所需的研究、開發(fā)時(shí)間也較長。依設(shè)計(jì)流程區(qū)分：軟核、固核、硬核11、SOC設(shè)計(jì)與傳統(tǒng)的ASIC設(shè)計(jì)最大的不同在于哪兩個(gè)方面？一是soc設(shè)計(jì)更需要了解整個(gè)系統(tǒng)的應(yīng)用定義出合理的芯片架構(gòu)使得軟硬件配合達(dá)到系統(tǒng)最佳工作狀態(tài)。二是SOC設(shè)計(jì)是以IP復(fù)用為基礎(chǔ)。12、 ESL設(shè)計(jì)的特點(diǎn)有哪些1）更早進(jìn)行軟件開發(fā)；2）更高層次上的硬件設(shè)計(jì)；3）設(shè)計(jì)的可配置性和自動生成；4）方便的架構(gòu)設(shè)計(jì)、5）快速測試和驗(yàn)證。13、 可重用的IP應(yīng)具有那些特點(diǎn)？可配置、參數(shù)化，提供最大程度的靈活性標(biāo)準(zhǔn)接口多種工藝下的可用性，提供各種庫的綜合腳本，可以移植到新的技術(shù)完全、充分的驗(yàn)證，保證設(shè)計(jì)的健壯性完整的文檔資料14、IP復(fù)用技術(shù)面臨的挑戰(zhàn)有哪些？可重用性和多IP集成復(fù)雜冗長的驗(yàn)證和仿真時(shí)間來自商務(wù)模式的挑戰(zhàn)15、 RTL代碼編寫前需要討論并確定的問題有哪些？是否與設(shè)計(jì)團(tuán)隊(duì)共同討論設(shè)計(jì)中將會發(fā)生的關(guān)鍵問題是否已經(jīng)準(zhǔn)備好設(shè)計(jì)文檔設(shè)計(jì)文檔中總線是如何定義設(shè)計(jì)文檔中是否定力設(shè)計(jì)的劃分方法設(shè)計(jì)中的時(shí)鐘是怎樣考慮的對I/O是否有特殊要求是否需要其它IP，這些IP的包裝是否完整的包括了每一步設(shè)計(jì)所需的文件是否考慮了IP復(fù)用設(shè)計(jì)是否考慮了可測試性設(shè)計(jì)整個(gè)設(shè)計(jì)的面積是引腳限制還是門數(shù)限制設(shè)計(jì)運(yùn)行速度是否超過工藝速度極限時(shí)序和后端設(shè)計(jì)是否有特殊要求16、 RTL設(shè)計(jì)說明書，主要包括哪些內(nèi)容？模塊功能的簡要介紹頂層模塊的接口信號所有控制寄存器地址及功能描述頂層模塊的主要結(jié)構(gòu)圖子模塊功能子模塊的接口信號子模塊的主要結(jié)構(gòu)圖子模塊的實(shí)現(xiàn)原理時(shí)鐘信號的連接復(fù)位信號的連接17、 在RTL編寫中常常會引入影響可測性的問題有哪些？復(fù)位信號在測試過程中應(yīng)該被設(shè)置為無效，否則測試過程可能被復(fù)位信號打亂門控時(shí)鐘在測試中應(yīng)當(dāng)有效三態(tài)的驅(qū)動在測試中必須有可知的輸出邊界掃描問題RAM測試問題測試控制問題18、 RTL編碼風(fēng)格包含哪些？利用縮進(jìn)來顯示代碼的邏輯結(jié)構(gòu)，縮進(jìn)一致，并以TAB為單位對于時(shí)序單位必須采用非阻塞賦值組合邏輯采用阻塞賦值不要將非阻塞賦值和阻塞賦值混合在一個(gè)程序塊中保證敏感表的完整，避免仿真和綜合過程中出現(xiàn)功能錯誤盡量不使用循環(huán)結(jié)構(gòu)對代碼加上適當(dāng)?shù)淖⑨寣τ诙嘈械淖⑨屖褂?*/進(jìn)行注釋19、同步電路設(shè)計(jì)的優(yōu)缺點(diǎn)是什么在同步設(shè)計(jì)中，EDA工具可以保證電路系統(tǒng)的時(shí)序收斂，有效避免了電路設(shè)計(jì)中競爭冒險(xiǎn)的現(xiàn)象由于觸發(fā)器只有在時(shí)鐘邊沿才改變?nèi)≈?，很大程度上地減小了整個(gè)電路的毛刺和噪聲影響的可能性同步設(shè)計(jì)同樣會帶來時(shí)鐘偏斜和功耗的問題。20、 異步電路的優(yōu)點(diǎn)和缺點(diǎn)模塊化特性突出對信號延遲不敏感沒有時(shí)鐘偏斜問題有潛在的高性能特性好的電磁兼容性具有低功耗設(shè)計(jì)缺點(diǎn)為：設(shè)計(jì)復(fù)雜，目前缺少相應(yīng)的EDA工具的支持。21、 驗(yàn)證與測試的主要卻別是什么？驗(yàn)證是在設(shè)計(jì)過程中確認(rèn)所設(shè)計(jì)的電路功能的正確性，測試是指采用測試設(shè)備檢測芯片是否存在制造或封裝過程中產(chǎn)生的缺陷。22、 隨著芯片集成度越來越高，如今的IC測試面臨著前所未有的挑戰(zhàn)有哪些？測試時(shí)間越來越長，百萬級門電路的SOC測試可能需要幾個(gè)月甚至更長的時(shí)間測試矢量的數(shù)目越來越多，覆蓋率缺難以提高，人們不知道到究竟要用多少測試矢量才能覆蓋到所有器件測試設(shè)備的使用成本越來越高，直接影響到芯片成本。23、 為什么需要低功耗設(shè)計(jì)？高功耗對系統(tǒng)有哪些影響？低功耗設(shè)計(jì)可以延長便攜式設(shè)備的電池壽命、低功耗設(shè)計(jì)可以降低CPU和桌面系統(tǒng)的能源消耗減少發(fā)熱量，同時(shí)高功耗可能會對系統(tǒng)產(chǎn)生如下方面影響：系統(tǒng)可靠性系統(tǒng)性能系統(tǒng)生產(chǎn)和封裝成本系統(tǒng)散熱成本24、 為了實(shí)現(xiàn)產(chǎn)品的低功耗，目前可以采取哪些優(yōu)化技術(shù)？工藝優(yōu)化：采用多閥值工藝和電源門控技術(shù)電壓優(yōu)化：包括體偏置、多電壓、動態(tài)電壓調(diào)整技術(shù)硬件低功耗技術(shù)：門控時(shí)鐘技術(shù)：門級優(yōu)化低功耗系統(tǒng)/軟件優(yōu)化：包括動態(tài)電壓及頻率縮放技術(shù)、低功耗操作系統(tǒng)、低功耗編譯器和低功耗軟件。25、 在物理驗(yàn)證方面，常見的金屬規(guī)則有哪些？金屬的最小寬度同層金屬間的最小間距金屬包圍多晶或通孔的最小面積金屬包圍多晶或通孔的最小延伸長度金屬本身的最小面積同層金屬的最小密度常見的通孔規(guī)則包括通孔最小面積，同層通孔之間的最小間距26、