數(shù)電設(shè)計保險箱代碼鎖.doc

1. 題目：設(shè)計一個保險箱用的4位數(shù)字代碼鎖，該鎖有規(guī)定的地址代碼A、B、C、D四個輸入端和一個開箱鑰匙孔信號E的輸入端，鎖的代碼由實驗者自編。當用鑰匙開箱時，如果輸入的4個代碼正確，保險箱被打開；否則，電路將發(fā)出警報（可用發(fā)光二極管亮表示）。 具體要求：1）參考有關(guān)資料，找出要使用的芯片； 2）寫出設(shè)計過程，并畫出原理圖； 3）使用Verilog HDL進行仿真。 設(shè)計方案：本設(shè)計方案采用的芯片有數(shù)據(jù)選擇器74X151，譯碼器74X139以及一些必要的邏輯門電路。F1端為開鎖信號輸出端，F(xiàn)2為報警輸出端。其中密碼位從高到低依次為DCBA，密碼的最高位D和鑰匙端口E分別接譯碼器的兩個輸入端B A。譯碼器的輸出端Y1N和Y3N分別接兩片74X151的使能端，作為選擇哪片數(shù)據(jù)選擇器來工作。密碼的CBA位分別接兩片數(shù)據(jù)選擇器的地址選擇端。本次設(shè)計的密碼為0011，當鑰匙端E有效時，且密碼輸入為0011時。F1輸出端輸出D3端的高電平，即鎖打開；F2輸出為低電平，即不報警。當鑰匙端E有效，但是密碼不正確時。F1輸出為低電平，即鎖不打開；F2輸出為高電平，即產(chǎn)生報警。當鑰匙端E無效時，F(xiàn)1和F2都輸出低電平，鎖不打開。 設(shè)計原理圖：由原理圖得到的時序仿真圖：Verilog HDL ：module y74x139(a,b,en,y);input en,a,b;output 3:0 y;reg 3:0 y;always (en or a or b) beginif(en)case(b,a)0:y=4b1110;1:y=4b1101;2:y=4b1011;3:y=4b0111;default y=4bx;endcaseelse y=4b1111;endendmodule module y74x151(a,b,c,en,d,y,y_l);input a,b,c,en;input 7:0 d;output y,y_l;reg y,y_l;always (a or b or c or en) beginif(en=0)if(c=0&b=0&a=0) y=d0;else if(c=0&b=0&a=1) y=d1;else if(c=0&b=1&a=0) y=d2;else if(c=0&b=1&a=1) y=d3;else if(c=1&b=0&a=0) y=d4;else if(c=1&b=0&a=1) y=d5;else if(c=1&b=1&a=0) y=d6;else y=d7;else y=0;y_l=!y;endendmodulemodule mima(E,D,C,B,A,set,f1,f2);wire 3:0 y;input E,D,C,B,A;input 15:0 set;output f1,f2;y74x139(E,D,0,y);y74x151 m1(A,B,C,y1,set7:0,y1,y1_l);y74x151 m2(A,B,C,y3,set15:8,y2,y2