基于FPGA的帶通數(shù)字濾波器設(shè)計與實現(xiàn).doc

畢業(yè)設(shè)計說明書 基于FPGA的帶通數(shù)字濾波器 設(shè)計與實現(xiàn) 學(xué)生姓名 專業(yè)名稱電子信息工程 指導(dǎo)教師 電子與信息工程系 基于FPGA的帶通數(shù)字濾波器設(shè)計與實現(xiàn) FPGA-Based Band-Pass Digital Filter Design and Implementation 摘 要 隨著高速 DSP 技術(shù)的廣泛應(yīng)用，實時而又快速可靠地進(jìn)行數(shù)字信號的處理越來越 成為用戶追求的目標(biāo)。本文分析了國內(nèi)外數(shù)字濾波技術(shù)的應(yīng)用現(xiàn)狀與發(fā)展趨勢，介紹 了數(shù)字濾波器的基本結(jié)構(gòu)，介紹了數(shù)字濾波器的理論及常見的實現(xiàn)方法。FPGA 是常用 的可編程邏輯器件，它所具有的查找表結(jié)構(gòu)非常的適用于實現(xiàn)實時而又快速可靠的數(shù) 字濾波器上，加上 Verilog 語言靈活的描述方式以及與硬件無關(guān)的這種特點，使得使 基于 Verilog 語言的 FPGA 芯片實現(xiàn)數(shù)字濾波器成為研究的方向。 本文正是圍繞著硬件描述語言在數(shù)字硬件系統(tǒng)設(shè)計中的應(yīng)用展開來的。首先從比 較傳統(tǒng)的數(shù)字硬件系統(tǒng)的設(shè)計方法與采用硬件描述語言的數(shù)字硬件系統(tǒng)設(shè)計方法的特 點出發(fā)，介紹了EDA技術(shù)發(fā)展的過程以及VHDL語言的特點。介紹了分布式算法,基于 ALTERA公司四輸入查找表結(jié)構(gòu)的FPGA器件的帶通數(shù)字濾波器設(shè)計技術(shù)和結(jié)合先進(jìn)的 Quartus II軟件、Matlab軟件進(jìn)行高效設(shè)計的方法和途徑，給出了設(shè)計仿真結(jié)果。該 設(shè)計能夠滿足要求，設(shè)計效率高，對于FPGA硬件資源高效合理的利用。 關(guān)鍵詞：FPGA；Verilog；查找表；分布式算法 ABSTRACT With the extensive application of high-speed DSP technology, the users pursuit the target that it is real time high-speed and reliable to process digital signal. This paper analyzes the situation of application and development of digital filter technology home and abroad, introduced the basic structure of the digital filter, introduce the theory of digital filter and common method of its implementation. FPGA is ones of usual PLD, and its architecture of LUT is be applicable to implement real-time, high-speed and reliable digital filter, in addition, Verilog HDL can be quickly learned and mastered , and has nothing to do with hardware, which make it to be a research problem that using Verilog achieves digital filters based on FPGA. This paper is arranged around the apply of Verilog in digital system design. We analyze the way of digital system design traditional and using Verilog ,and introduced the development of EDA, the characteristic of Verilog. Introduced the distributed algorithm, the design technology of the band-pass digital filter in digital algorithm design and implementation is described based on4-input look-up table in FPGA s, the way and method of high-speed design using excellent Quartus II software,Matlab software. The design can meet the quest and be high-speed, proper in using FPGA hardware. Keywords: FPGA; Verilog; LUT(Look-Up-Table); Distributed Algorithm 目 錄 第 1 章 緒論 .1 1.1 數(shù)字濾波器研究的背景與意義 .1 1.2 數(shù)字濾波器的研究基礎(chǔ) .1 1.2.1 電子設(shè)計 EDA 自動化技術(shù).1 1.2.2 可編程邏輯器件.2 1.2.3 硬件描述語言 Verilog 及數(shù)字系統(tǒng)設(shè)計方法.3 1.3 數(shù)字濾波器實現(xiàn)方法的現(xiàn)狀分析 .4 1.4 本文的研究內(nèi)容 .5 第 2 章 數(shù)字濾波器原理及設(shè)計方法 .7 2.1 數(shù)字濾波器的基本原理 .7 2.2 FIR 濾波器的基本網(wǎng)絡(luò)結(jié)構(gòu) .8 2.2.1 FIR 數(shù)字濾波器的直接型網(wǎng)絡(luò)結(jié)構(gòu).8 2.2.2 FIR 數(shù)字濾波器的線性相位型網(wǎng)絡(luò)結(jié)構(gòu).9 2.3 FIR 濾波器的設(shè)計.10 2.3.1 頻率抽樣法設(shè)計 FIR 濾波器.10 2.3.2 窗函數(shù)法設(shè)計 FIR 濾波器.11 2.3.3 等紋波最佳一致逼近.12 第 3 章 基于 FPGA 設(shè)計 FIR 型帶通濾波器 .14 3.1 指標(biāo)的確定 .14 3.2 設(shè)計的思路 .14 3.2.1 FIR 基本算法.14 3.3 使用 MATLAB設(shè)計濾波器 .19 3.3.1 Matlab 來設(shè)計 FIR 型帶通濾波器.20 第 4 章 FIR 濾波器的軟件描述及仿真.22 4.1 FIR 型帶通濾波器總體結(jié)構(gòu).22 4.2 16 位加法器的實現(xiàn).23 4.3 8 位乘法器的實現(xiàn).25 4.4 延時器的實現(xiàn) .27 4.5 硬件下載 .30 4.6 結(jié)論 .30 致 謝 .30 參考文獻(xiàn) .31 附 錄 .32 第 1 章 緒論 1 第 1 章緒論 1.1 數(shù)字濾波器研究的背景與意義 在航天、通信、醫(yī)療等電子系統(tǒng)的信號處理子系統(tǒng)中，數(shù)字信號處理 (DSP：Digtal Signal Processing)占據(jù)著重要的地位。與國民經(jīng)濟(jì)息息相關(guān)，與國防 建設(shè)緊密相連；數(shù)字濾波技術(shù)在語音和圖像處理、譜分析、模式識別等很多應(yīng)用中經(jīng) 常被用到。和模擬濾波相比，數(shù)字濾波含有非常突出的優(yōu)點。比如，它能夠滿足濾波 器對幅度和相位特性的技術(shù)要求，可以避免使用模擬濾波過程中不能克服的電壓漂移、 溫度漂移和噪聲等等很多問題。數(shù)字濾波器依照沖激響應(yīng)函數(shù)的對時域的要求，能夠 把數(shù)字濾波器分成有限長沖激響應(yīng)（FIR）和無限長沖激響應(yīng)（IIR）濾波器濾波器兩 種。因為 FIR 系統(tǒng)僅含有零點，所以系統(tǒng)十分穩(wěn)定，使運算速度快、傅里葉變換 （FFT） 算法、線性相位的特性以及設(shè)計更有利于實現(xiàn)上更為的靈活等突出的優(yōu)點因 而在實際工程中得到了廣泛的應(yīng)用。FPGA 是可編程邏輯器件中相對其他的一種比較復(fù) 雜的形式，其正處于數(shù)字信號處理的前沿。FPGA 與 ASIC 擁有許多的相同的特點。例如， 在重量、功耗以及規(guī)模等方面都有降低，吞吐量更高，可以更好的防止未授權(quán)復(fù)制、 元器件以及開發(fā)成本的進(jìn)一步降低，也大大的縮短了開發(fā)所需的時間。在線路中重復(fù) 編程是它的重要特性。前端數(shù)字信號處理之運算都要用到它，PDSP 和 ASIC 逐漸的被全 新的可編程邏輯器件 FPGA 所替代。 電路設(shè)計的過程時候，它許可設(shè)計者基于計算機(jī)開發(fā)平臺操作，再通過一系列的 輸入，仿真，測試以及校驗。最后能夠達(dá)到要求，使最終的設(shè)計能夠更為經(jīng)濟(jì)的實惠。 更進(jìn)人矚目的是，電路板級產(chǎn)品集成為芯片級產(chǎn)品完全可以用 FPGA 來實現(xiàn)，就像我們 現(xiàn)在生活當(dāng)中所見到的。伴 FPGA 在數(shù)字信號處理應(yīng)用中的大規(guī)?；?，我們的生產(chǎn)和生 活的方式正被影響或改變著。 程序設(shè)計過程中，將不同的功能代碼分別進(jìn)行存放，以便于設(shè)計的后期更新和維 護(hù)?？梢允褂?FPGA Express 或 Leonardo Spectrum 對設(shè)計進(jìn)行綜合的處理，將產(chǎn)生的. edf 文件放在 QUARTUS II 軟件平臺上仿真，假如仿真結(jié)果符合它的要求，就能夠?qū)⒋?碼下載到所對應(yīng)的具體芯片里，從而完成數(shù)字濾波器設(shè)計。 1.2 數(shù)字濾波器的研究基礎(chǔ) 1.2.1 電子設(shè)計 EDA 自動化技術(shù) EDA 是電子系統(tǒng)設(shè)計技術(shù)的核心，EDA 技術(shù)就是把電子計算機(jī)作為工具，設(shè)計人員 在 EDA 軟件的平臺上，自由的利用硬件描述語言 VHDL 來完成設(shè)計所需的文件，接著計 算機(jī)自動地完成邏輯的編譯、分割、化簡然后綜合再優(yōu)化以及布局布線并且完成仿真， 一直到對特定的芯片的適配的編譯和邏輯的映射以及編程下載等等任務(wù)。EDA 技術(shù)大大 第 1 章 緒論 2 的提高了電路設(shè)計的效率以及操作性，設(shè)計者的勞動強(qiáng)度降低。使用 EDA 工具，使用 者能夠從概念、算法、協(xié)議等設(shè)計電子系統(tǒng)，通過計算機(jī)可以直接完成大量的工作， 而且能夠把電子的產(chǎn)品從電路的設(shè)計和性能的分析再到到設(shè)計出 PCB 的版圖或者 IC 版 圖的過程在電子計算機(jī)上處理完成。 現(xiàn)在對 EDA 的概念以及范疇使用得都很寬。包括在通信、機(jī)械、航空航天、電子、 軍事、化工、礦產(chǎn)、生物、等領(lǐng)域，均有 EDA 技術(shù)的應(yīng)用。目前 EDA 技術(shù)已經(jīng)得到各 大公司、企事業(yè)單位等部門的廣泛使用。例如在飛機(jī)制造的過程中，從設(shè)計、性能測 試以及特性分析，直到飛行的模擬，都可能涉及到 EDA 技術(shù)。 EDA 技術(shù)在教學(xué)、科研、產(chǎn)品設(shè)計與制造等各個方面均發(fā)揮著巨大的作用。從應(yīng)用 的領(lǐng)域來看，EDA 已經(jīng)滲透到各行各業(yè)。另外，EDA 軟件的功能日益強(qiáng)大，原來功能比 較單一的軟件，現(xiàn)在增加了很多的新用途。例如 AutoCAD 軟件可用于機(jī)械設(shè)計及建筑 設(shè)計，也擴(kuò)展到了建筑裝璜和各類效果圖、飛機(jī)和汽車的模型、電影特技等領(lǐng)域。 1.2.2 可編程邏輯器件 可編程的邏輯器件（簡稱 PLD）是二十世紀(jì)七十年代發(fā)展的新型邏輯器件，可編程 的邏輯器件是大規(guī)模集成電路技術(shù)的需素發(fā)展以及電子計算機(jī)輔助設(shè)計（CAD）、電子 計算機(jī)輔助測試（CAT）、電子計算機(jī)輔助生產(chǎn)（CAM）相結(jié)合的產(chǎn)物，是現(xiàn)代數(shù)字電 子系統(tǒng)朝著極低功耗、超高集成度、超小型封裝以及專業(yè)化發(fā)展方向重要的基礎(chǔ)。 可編程邏輯器件是一種由用戶編程實現(xiàn)所需功能的半定制集成電路，近年來發(fā)展 十分迅速，已在國內(nèi)外的計算機(jī)硬件、工業(yè)控制、智能儀表、數(shù)字視聽設(shè)備、家用電 器等領(lǐng)域得到了廣泛的應(yīng)用?？删幊踢壿嬈骷c EDA 技術(shù)的結(jié)合，使得系統(tǒng)設(shè)計人員 與芯片設(shè)計人員的相互滲透，從而快速、方便地構(gòu)建數(shù)字系統(tǒng)。學(xué)習(xí) ASIC 技術(shù)，掌握 可編程邏輯器件的設(shè)計方法，已成為現(xiàn)代電子系統(tǒng)設(shè)計人員必須具備的基本技能之一。 1.目前使用的 PLD 產(chǎn)品主要有： 1） FPLA 現(xiàn)場可編程邏輯陣列（field programmable logic array) 2） PAL 可編程陣列邏輯（programmable array logic) 3） GAL 通用陣列邏輯（generic array logic) 4） EPLD 可擦除的可編程邏輯器件（erasable programmable logic device)； 5） FPGA 現(xiàn)場可編程門陣列（field programmable gate array) 其中 FPGA 和 EPLD 的集成度相對比較高。有時把這兩種器件又稱為高密度 PLD。 FPGA 采用了邏輯單元陣列 LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可 配置邏輯模塊 CLB（Configurable Logic Block）、輸出輸入模塊 IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 現(xiàn)在主要用的 FPGA 依據(jù)查找表技術(shù)，早已大大超出先前的版本的基本性能，完成 整合常用的功能（如 DSP、時鐘管理和 RAM）的硬核模塊。如圖 1-1 所示（注：圖 1-1 第 1 章 緒論 3 只是一個示意圖，實際中每個系列的 FPGA 都具有其對應(yīng)的內(nèi)部結(jié)構(gòu)），F(xiàn)PGA 芯片主要 由 6 部分來完成，它們分別時：基本可編程邏輯單元、可編程輸入輸出單元、嵌入塊 式 RAM、豐富的布線資源、完整的時鐘管理、內(nèi)嵌專用硬件和內(nèi)嵌底層功能單元模塊。 2.FPGA 的基本特點： 1）FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、TTL 電平兼容。 2）FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3）采用 FPGA 設(shè)計 ASIC 電路，用戶就不需要投片生產(chǎn)，就得到合用的芯片。 4）FPGA 內(nèi)部有豐富的觸發(fā)器和 IO 引腳。 5) FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小器件之一。 可以說，F(xiàn)PGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片 內(nèi)的 RAM 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時，F(xiàn)PGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后，F(xiàn)PGA 進(jìn)入工作 狀態(tài)。掉電后，F(xiàn)PGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA 能夠反復(fù)使用。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、PROM 編程器即可。當(dāng)需要 修改 FPGA 功能時，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可 以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA 的使用非常靈活。 1.2.3 硬件描述語言 Verilog 及數(shù)字系統(tǒng)設(shè)計方法 HDL 是 Hardware Description Language（硬件描述語言）的縮寫，不是 Hardware Design Language（硬件設(shè)計語言)的縮寫。1983 年由 Gateway Automation 首創(chuàng)，并在 1995 年成為 IEEE 標(biāo)準(zhǔn)，即 IEEE standard 1364。 Verilog 是基于 C 語言的基礎(chǔ)上發(fā)展起來的一種用于硬件描述的具有時間概念的并 行編程語言，是一種以文本的形式來描述數(shù)字系統(tǒng)硬件的行為和結(jié)構(gòu)的語言，可以用 它來表示邏輯表達(dá)式、邏輯電路圖，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 1.Verilog 語言的特點： 1） 支持不同抽象層次精確的描述和混合模擬，例如 RTL 級、開關(guān)級、行為級等 2） 設(shè)計、測試以及模擬所用的語法都是相同的 3） 較高層次的描述與具體的工藝無關(guān) 4） 提供了類似 C 語言的高級程序語句，如 case，loop，if-else 等 5） 提供了邏輯、算術(shù)以及位操作等運算符 6） 包含完整的如 or、and、xor 等組合邏輯元件，無需自行定義 7） 支持元件門級延時和元件門級驅(qū)動的強(qiáng)度 Verilog HDL 程序是由模塊構(gòu)成的。每一個模塊的內(nèi)容都嵌入在 module 和 endmodule 的兩個語句之間。每個模塊實現(xiàn)各自特定地功能。而且模塊之間可以進(jìn)行層 次的嵌套。在進(jìn)行一些大型的數(shù)字電路設(shè)計的時候，我們可將其進(jìn)行分割，做成各種 第 1 章 緒論 4 不同的小模塊來實現(xiàn)它特定的功能,最后再通過頂層的模塊來調(diào)用子模塊來達(dá)到對整體 功能的實現(xiàn)。各個模塊都要進(jìn)行端口的定義,說明輸入和輸出的端口,然后再對模塊的 功能進(jìn)行行為邏輯的描述。Verilog 語言適用對各種抽象級的模型進(jìn)行開發(fā)和驗證。 1.3 數(shù)字濾波器實現(xiàn)方法的現(xiàn)狀分析 數(shù)字濾波實現(xiàn)的方法多種多樣，其中最常見的按類別劃分是以沖激響應(yīng)的寬度來 分類的。數(shù)字濾波器依據(jù)沖激響應(yīng)的寬度劃分為無限沖激響應(yīng)(IIR)濾波器和有限沖激 響應(yīng)(FIR)濾波器。無限脈沖響應(yīng)(IIR)濾波器具有良好的幅頻特性曲線，系統(tǒng)函數(shù)的 極點可位于單位圓內(nèi)任何地方，因此，零點和極點相結(jié)合，可以用較低的階數(shù)獲得高 選擇性，所用的存儲單元少，計算量小，所以經(jīng)濟(jì)高效。這個高效率的實現(xiàn)是以相位 的非線性作為代價的。與之相反，F(xiàn)IR濾波器可得到比較嚴(yán)格的線性相位，但是由于 FIR濾波器系統(tǒng)的函數(shù)極點是被固定在原點，所以只能夠采用比較高的階數(shù)來達(dá)到高的 選擇性；對于相同的濾波器幅頻特性指標(biāo)來講，F(xiàn)IR濾波器所要求的階數(shù)就要比IIR濾 波器高5到10倍，成本比較高，信號延時也相對較大；要是按照同樣的選擇性和同樣的 線性相位要求，那么IIR濾波器就一定要加全通網(wǎng)絡(luò)進(jìn)行相位的較正，也就要大大地增 加濾波器的階數(shù)和其復(fù)雜性。 在結(jié)構(gòu)方面，IIR濾波器必須使用遞歸結(jié)構(gòu)，幾點位置一定要在單位圓之內(nèi)，不然 系統(tǒng)將會不穩(wěn)定。還有就是，因為在這樣的結(jié)構(gòu)里，運算時要進(jìn)行對序列的舍入處理 這一處理過程，有限字長效應(yīng)會在有的時候引起寄生震蕩。相反，F(xiàn)IR濾波器只要采用 的是非遞歸結(jié)構(gòu)，不論是在理論上還是在實際有限精度的運算中均不存在穩(wěn)定性的問 題，有運算誤差引起的輸出信號和噪聲功率也比較小。此外，F(xiàn)IR濾波器可以采用FFT 算法實現(xiàn)，在相同階數(shù)的條件下，運算速度可以大大提高。 從設(shè)計工具看，IIR濾波器可以借助成熟的模擬濾波器設(shè)計成果，因此一般都有封 閉形式的設(shè)計公式準(zhǔn)確計算，計算工作量比較小，對計算工具的要求不高。FIR濾波器 計算通帶和阻帶衰減等仍無顯式表達(dá)式，其邊界頻率也不易精確控制。一般情況下， 對FIR濾波器進(jìn)行設(shè)計的時候只有計算程序可循，因此對計算的工具要求會較高。但在 計算機(jī)普及的今天，很容易實現(xiàn)其設(shè)計計算。 另外，也應(yīng)看到，IIR濾波器雖然設(shè)計簡單，但主要是用于設(shè)計具有片段常數(shù)特性 的選頻型濾波器，比如低通、帶通、高通以及阻帶，通常脫不開這幾種典型的模擬濾 波器的頻響特性約束。但是FIR濾波器更加靈活，更能適應(yīng)一些特殊應(yīng)用，如構(gòu)成積分 器或微分器，或者用于切比雪夫，巴特沃斯等靠近但永遠(yuǎn)不可能達(dá)到預(yù)定目標(biāo)的情形。 比如，因為一些原因要求三角形的幅頻響應(yīng)或者更為復(fù)雜的幅頻響應(yīng)的形狀，因此FIR 濾波器更能適應(yīng)許多場合。 1.現(xiàn)在FIR濾波器的實現(xiàn)方法大概有以下幾種： (1)采用單片通用數(shù)字濾波器的集成電路121單片的通用數(shù)字的濾波器，例如 TDC1028,還有仙童公司TMC2246，使用更加簡單，但是因為字長以及階數(shù)規(guī)格很少，不 第 1 章 緒論 5 能夠完美的滿足實際的需要。即使我們能夠選用多片的擴(kuò)展來達(dá)到滿足，這樣就增加 功耗以及體積，所以在實際設(shè)計過程中就會受到一些限制。好的一些數(shù)字通用濾波器， 比如HARRIS的HSP43168，含有兩個獨立8階的計算的單元，而且含有16位的延時因子， 都能滿足16-256階的計算的精度需求，來實現(xiàn)多相位的功能;并且自帶存儲的單元，可 以儲存32組的系數(shù);而且有計算機(jī)的接口，可以由電子計算機(jī)控制以及運算，但工作頻 率比較低，最大的數(shù)據(jù)速率是45MSPS，需要電子計算機(jī)的外部控制，時序很復(fù)雜，使 用的人要仔細(xì)的研究操作手則。基于使用者不同的設(shè)計的要求，那么這些有限的通用 濾波器將很難滿足這些設(shè)計者的個性化的要求，基于實現(xiàn)器件的通用性的目的，這類 濾波器的電路工作當(dāng)中的有效采樣率也不是特別的高，已然不能實現(xiàn)高采樣率環(huán)境的 具體需求。 (2)使用DSP的器件來設(shè)計的FIR濾波器的應(yīng)用也最廣泛,TMS32CXX系列。設(shè)計的時 后有專用的函數(shù)可調(diào)用還有依據(jù)FIR濾波器的數(shù)據(jù)的移位相乘累加算法編寫軟件程序， 利用軟件及硬件互相結(jié)合來完成濾波器的開發(fā)設(shè)計。軟件運行，這些指令是串行執(zhí)行 的，得到滿足的幅頻的特性，當(dāng)濾波器的字長數(shù)增加或者抽頭增加的時侯，會大大增 長計算的時間，這樣就降低最大有效的數(shù)據(jù)的采樣率，又因為DSP的芯片本身的時鐘速 度是有限的，這種方式常常應(yīng)用于音頻信號的處理，不適用數(shù)據(jù)采樣率提高的情況。 DSP器件的性能不斷的提高，在一定的場合會收到限制。 (3)可編程邏輯器件的速度和容量伴隨著可編程邏輯器件FPGA的使用而正在不斷 的增加，使單片系統(tǒng)的集成SOC的實現(xiàn)已成為可能。通過FPGA實現(xiàn)FIR帶通數(shù)字濾波器， 由于我們要實現(xiàn)的是硬件并行這一算法，因而在某些實時性的要求比較高的場合能夠 得到更好的應(yīng)用。FPGA器件的芯片適用頻率比較高，密度相對較大，已成為目前大規(guī) 模的數(shù)字邏輯設(shè)計的發(fā)展方向，是專業(yè)數(shù)字濾波器設(shè)計者的非常理想的一種載體。 FPGA擁有著相當(dāng)豐富的連線資源以及整齊的內(nèi)部邏輯塊陣列，非常的適用于高并行度 和細(xì)粒度這一結(jié)構(gòu)特點的數(shù)字信號的處理工作，例如，F(xiàn)FT以及FIR濾波等等，對于以 串行的運算為主導(dǎo)的通用DSP芯片來說可擴(kuò)展性以及并行性都會更加的優(yōu)異，相關(guān)記錄 在眾文獻(xiàn)中都可找到。不過在長期的發(fā)展過程中，F(xiàn)PGA的運用一直被用在時序控制和 系統(tǒng)邏輯上，信號處理方面的應(yīng)用相對較少，F(xiàn)PGA內(nèi)部功能電路的固有時延是其中的 主要原因，在電路復(fù)雜的程度不斷增加的時候，仍然沒有辦法擺脫通過簡單的算法翻 譯式設(shè)計的方法所帶來的時鐘瓶頸這樣的約束。因而在FPGA中無法高效的實現(xiàn)信號處 理中應(yīng)用最廣的乘法器。所以，為了充分的開發(fā)和利用FPGA以及實現(xiàn)高速算法的要求， 選擇一種好的設(shè)計方法，充分地利用FPGA的高速度、大規(guī)模以及可編程的這些突出優(yōu) 點，讓FPGA在它的最高時鐘頻率上飛跑成為關(guān)鍵。根據(jù)以上給出的原因，本文設(shè)計以 Verilog為描述方法，基于FPGA來實現(xiàn)FIR濾波器的設(shè)計。 1.4 本文的研究內(nèi)容 為了確定使用的方法在設(shè)計 FIR 濾波器上是有效并且是高效的，因此在本文中對 第 1 章 緒論 6 比了兩種不同的 FIR 濾波器的設(shè)計方法，通過對比得知，采用 FPGA 的 FIR 濾波器無論 在速度上和所占用的資源上均優(yōu)于普通的設(shè)計方式，因此可以確定采用 FPGA 來設(shè)計 FIR 濾波器占有優(yōu)勢。 在開始進(jìn)行撰寫論文之前閱讀了大量的有關(guān) DSP 和 EDA 的材料，了解并學(xué)習(xí)了很 多的硬件和軟件的相關(guān)知識。學(xué)習(xí)并研究了 Verilog 實例的使用。在不斷的思考、討 論、理解和對比了幾種實現(xiàn) FIR 型帶通數(shù)字濾波器的方法之后，最終決定運用分布式 的算法作為基本算法來實現(xiàn)本論文的設(shè)計方法，用 Verilog 作為 FIR 濾波器描述的方 法，采用自頂向下的模塊化、層次化的設(shè)計，進(jìn)行 Verilog 程序的編寫，如果有條件 的話可在 FPGA 芯片上進(jìn)行調(diào)試以及仿真，并且給出仿真的結(jié)果。 1.本課題的研究的主要內(nèi)容為: 1)對 FIR 數(shù)字濾波器的結(jié)構(gòu)以及設(shè)計方法進(jìn)行深入的了解，運用 MATLAB 軟件對 FIR 帶通濾波器進(jìn)行設(shè)計，以便對設(shè)計的仿真結(jié)果進(jìn)行比較。 2)理解使用硬件描述語言設(shè)計數(shù)字系統(tǒng)的方法。掌握自頂向下層次化、模塊化的 設(shè)計方法。 3)理解 Booth 這一算法，以及以它為基礎(chǔ)的實現(xiàn) FIR 濾波器硬件結(jié)構(gòu)。最后利用 FPGA 器件實現(xiàn) FIR 數(shù)字濾波器的硬件電路。 第 2 章 數(shù)字濾波器原理及設(shè)計方法 7 第 2 章數(shù)字濾波器原理及設(shè)計方法 在數(shù)字信號處理的領(lǐng)域中，對于信號處理的實時性以及快速性的要求在不斷的提 高。而在處理許多信息的過程中，比如對信號進(jìn)行的預(yù)測、檢測以及過濾等等，濾波 器經(jīng)常的要被使用到。數(shù)字濾波器具有眾多突出的優(yōu)點，比如設(shè)計精度高、穩(wěn)定性強(qiáng)、 實現(xiàn)方便、設(shè)計非常靈活等等，完成了模擬濾波器所不能克服的溫度漂移、噪聲以及 電壓漂移等很多的問題，因此，伴隨著數(shù)字技術(shù)的不斷發(fā)展，采用數(shù)字技術(shù)來實現(xiàn)一 些特定功能的濾波器越來越多的得到大家的注意以及廣泛的使用。其中，有限沖激響 應(yīng)(FIR)濾波器能在設(shè)計任意幅頻特性的同時保證嚴(yán)格的線性相位特性，在語音、數(shù)據(jù) 傳輸中應(yīng)用非常廣泛。 數(shù)字濾波器Digital Filter，指的是用來將輸入的信號執(zhí)行濾波的軟件和硬件。 數(shù)字濾波器，指的是它的輸入和輸出都是數(shù)字信號，然后經(jīng)過給定關(guān)系的運算，從而 改變輸入信號中所含有的頻率成分的一種器件。模擬和數(shù)字濾波器相比較，由于信號 的形式以及對濾波的實現(xiàn)所采取的方法不一樣，數(shù)字濾波器相對模擬濾波器而言，它 擁有靈活、重量輕、體積小、穩(wěn)定、精度高以及不需要求阻抗匹配等優(yōu)點。 數(shù)字濾波器的實現(xiàn)通常采用兩種方法：一種方法是使用通用的計算機(jī)，把濾波器 需要進(jìn)行的運算過程編寫為可以用計算機(jī)來執(zhí)行的程序，即通過計算機(jī)軟件來實現(xiàn)設(shè) 計;二是使用數(shù)字處理的硬件來實現(xiàn)。 由它的單位沖激響應(yīng)函數(shù)時域特性我們可以將濾波器分成兩種：即 IIR 無限沖激 響應(yīng)濾波器、FIR 有限沖激響應(yīng)濾波器。和 IIR 濾波器進(jìn)行比較，F(xiàn)IR 濾波器的實現(xiàn)過 程是非遞歸的，而且是很穩(wěn)定的；其中更為重要的是，F(xiàn)IR 在達(dá)到幅頻特性響應(yīng)要求的 同時，還能夠獲得非常嚴(yán)格的線性相位這一特性。在數(shù)字信號處理系統(tǒng)中，F(xiàn)IR 濾波器 更加被廣泛的使用，因此本章主要研究 FIR 濾波器的實現(xiàn)技術(shù)，其中的很多優(yōu)化技術(shù) 同樣可以應(yīng)用于 IIR 濾波器的實現(xiàn)中。 第 3 章 基于 FPGA 設(shè)計 FIR 濾波器 14 第 3 章基于 FPGA 設(shè)計 FIR 型帶通濾波器 在前面的幾章討論了基于 FPGA 數(shù)字濾波器設(shè)計的相關(guān)原理和其相關(guān)基礎(chǔ)知識。本 章將針對以上所提到的原理以及方法進(jìn)行進(jìn)一步的組合應(yīng)用。 3.1 指標(biāo)的確定 在濾波器的設(shè)計中，所確定的指標(biāo)如下： (1) 帶寬 100MHZ，最小阻帶衰減-35db； (2) 進(jìn)行綜合仿真； (3) 設(shè)計 FIR 型帶通濾波器，滿足上述性能指標(biāo)； 3.2 設(shè)計的思路 將輸入信號的每一位通過四個延時器后，以每位信號的4個引出點作為選擇控制端， 選擇出己經(jīng)算好的系數(shù)，每一位信號選取存儲器中的不同位上的數(shù)值，達(dá)到乘法移位 的功能，并送到累加器。累加器將8位信號選擇出的8個數(shù)據(jù)累加后輸出，得到濾波結(jié) 果。為了FPGA中四輸入查找表的電路結(jié)構(gòu)的充分利用，我們采用每8節(jié)為濾波器的一個 基本單元，對于64節(jié)濾波器的設(shè)計，采用8個基本濾波單元。 3.2.1 FIR 基本算法 （1）對加法器的設(shè)計 加法器是數(shù)字系統(tǒng)設(shè)計中最常用的運算電路，其他運算電路比如減法器、乘法器、 除法器等都可以利用加法器來實現(xiàn)。在本次的設(shè)計中也大量的運用到了加法器。一個 基本 N 位二進(jìn)制加法器/減法器由 N 個加法器組成。每個加法器都執(zhí)行如下的布爾方程： XOR y XOR (3.1) k x k s k y kkkk cyxc 進(jìn)位位按如下方法計算： =(AND) OR (AND) OR (AND) 1k c k x k y k x k c k y k c =()+()+() (3.2) k x k y k x k c k y k c 最簡單的加法器結(jié)構(gòu)稱之為并行加法，如圖 3-1 所示，是位串行格式的。 第 3 章 基于 FPGA 設(shè)計 FIR 濾波器 15 圖 3-1 并行加法器 在 QuartusII 中提供了宏模塊 lpm、add、sub 構(gòu)造加法器和減法器。表 3-1 中給 出了 lpm、add、sum 的基本邏輯參數(shù)： 表表 3-13-1 lpm-add-sublpm-add-sub 宏模塊的基本邏輯參數(shù)宏模塊的基本邏輯參數(shù) 端口名稱功能描述 dataa 被加數(shù)/被減數(shù) 輸入端口 datab 加數(shù)/減數(shù) result Data +datab +cin 或 data -datab+cin-1 Cout 最高有效位進(jìn)位和借位 標(biāo)志 輸出端口 Overflow 計算結(jié)果超過計數(shù)范圍 標(biāo)志 Cout 和 Overflow 不能同 時出現(xiàn)，Cout 適合于無符 號運算，而 Overflow 適 合于有符號運算。 參數(shù)設(shè)置 LPM_WIDTH LPM_DIRECTION LPM_REPRESENTATION Data .datab 和 result 端口的數(shù)據(jù)線寬度； ADD 表示宏模塊執(zhí)行加法運算； SUB 表示宏模塊執(zhí)行減法運算； DEFAULT 表示宏模塊缺省設(shè)置為加法； 指定參與運算的數(shù)值是無符號數(shù)還是有符號數(shù) （2）乘法器的設(shè)計 乘法器是DSP系統(tǒng)構(gòu)成的基本部件，也是FIR數(shù)字濾波器的基本運算。乘法器按數(shù) 字表示方法的不同，可以分成浮點和定點乘法器。浮點運算的動態(tài)范圍雖然比較大、 精度比較高，但是它的復(fù)雜度很高，因而也導(dǎo)致了它的運算的速度會慢很多，因此本 文將對定點乘法器的的設(shè)計作為研究的方向。本章從乘法器的算法開始，研究了多種 乘法器的算法以及他的其實現(xiàn)方法，并討論了各自的優(yōu)缺點，最后給出了一種基于 第 3 章 基于 FPGA 設(shè)計 FIR 濾波器 16 Booth算法的硬件乘法器電路。 1、定點乘法器的算法和實現(xiàn) 數(shù)字系統(tǒng)中，主要的數(shù)制表示方法為二進(jìn)制表示法。二進(jìn)制表示法主要有二進(jìn)制 原碼、補(bǔ)碼、反碼三種，其中二進(jìn)制原碼屬于無符號數(shù)，二進(jìn)制反碼和補(bǔ)碼屬于有符 號數(shù)。根據(jù)二進(jìn)制碼的不同，定點乘法可分為有符號數(shù)乘法和無符號數(shù)乘法。 2、無符號數(shù)一位乘法 無符號數(shù)的二進(jìn)制乘法與十進(jìn)制乘法的運算方法一樣，只是二進(jìn)制乘法規(guī)則不同， 其運算規(guī)則和邏輯“與”運算規(guī)則相同，為：00=0；01=0；10=0；l1=1。以 兩個無符號數(shù)的二進(jìn)制乘法運算為例，“手算”的過程如圖3-2所示。 圖3-2 無符號數(shù)二進(jìn)制乘法的過程 進(jìn)行“手算”過程的時候，將乘積項中所有的乘數(shù)和被乘數(shù)中的某一位的乘積全 都計算之后進(jìn)行累加的操作，它所對應(yīng)地硬件的實現(xiàn)方法叫做陣列實現(xiàn)，這種方法在 速度上相對較快，但是耗費資源大。乘法器中的每一個位的輸出均可寫成2個操作數(shù)地 邏輯函數(shù)，由于操作數(shù)的位寬會不斷的增加，這樣將會使乘法器的電路變的越來越復(fù) 雜，實現(xiàn)起來會比較的困難。 在進(jìn)行“手算”的過程時，也可在每次算出1個乘積后，就將它加到乘積里，我們 把這時的積稱作部分積。如果在硬件實現(xiàn)時乘數(shù)與乘積項相應(yīng)位對齊，也就是將乘積 項左移，被乘數(shù)位寬與加法運算寬度相同，這樣實現(xiàn)起來會比較不容易。習(xí)慣的方法 是將部分積進(jìn)行右移操作，乘積項與部分積的高位部分進(jìn)行相加，圖3-3所示的為運算 原理，圖3-4所示的為運算流程。通過這樣的方法來實現(xiàn)乘法器，我們通常將其稱為移 位相加乘法器，由圖3-3和圖3-4可見，將被乘數(shù)存放在A寄存器中，乘數(shù)存放在B寄存 器中，同時B寄存器將作為部分積的低位部分，部分積的高位部分存儲在D寄存器中， 初始時先進(jìn)行清零操作，兩數(shù)相加要考慮到進(jìn)位的存在，進(jìn)位用一位C寄存器來保存。 第 3 章 基于 FPGA 設(shè)計 FIR 濾波器 17 圖3-3 移位相加乘法運算原理 圖3-4 移位相加乘法程序流程圖 其運算的原理為：從最低位的寄存器B即乘數(shù)開始，如果為0，則部分積高位寄存 第 3 章 基于 FPGA 設(shè)計 FIR 濾波器 18 器D內(nèi)的值將與0進(jìn)行相加運算，D寄存器內(nèi)的值不改變。如果為1，則將部分積高位寄 存器D內(nèi)的值與被乘數(shù)A進(jìn)行相加運算，寄存器D存放運算的結(jié)果，寄存器C存放進(jìn)位。 然后將和值、進(jìn)位、部分積低位部分向右移1位，從而算出進(jìn)行一次運算后的結(jié)果。在 進(jìn)行右移之后乘數(shù)的次低位這時處在最低位，己用過的乘數(shù)位舍棄掉，不斷重復(fù)上述 的運算過程，一直到乘數(shù)的最高位移出B寄存器。 在進(jìn)行上述的乘法器的實現(xiàn)時，乘數(shù)寄存器與某些積低位部分共同使用，在乘數(shù) 寄存器右移后空出的高位部分正好可以存放部分積的低位部分，節(jié)省了資源。 符號數(shù)相乘可以將數(shù)值部分和符號部分進(jìn)行分別的處理操作，即：符號部分異或， 數(shù)值部分絕對值進(jìn)行相乘。這樣的方法便于實現(xiàn)二進(jìn)制原碼表示的數(shù)；針對于二進(jìn)制 反碼所表示的數(shù)，我們只需要把操作數(shù)按條件進(jìn)行取反就可以，實現(xiàn)起來也比較的容 易。對于二進(jìn)制補(bǔ)碼所表示的數(shù)，考慮到資源耗費以及時延等等原因，這樣的方法不 適用于二進(jìn)制補(bǔ)碼所表示的兩個數(shù)進(jìn)行乘法的運算。 乘數(shù)為： 1210 NN BBBB B 補(bǔ) 若被乘數(shù)為：， 1210 NN AAAA A 補(bǔ) 乘積為：。 CA B 補(bǔ)補(bǔ) 乘數(shù)B可表示為： (3.3) 1210 1210 2222 NN NN BBBBB 因而它的乘積我們可如下表示： (3.4) 1210 1210 1210 1210 (2222 ) 2 2 2 2 NN NN NN NN CA B ABBBB BABABABA 補(bǔ)補(bǔ) 補(bǔ) 補(bǔ)補(bǔ)補(bǔ)補(bǔ) 根據(jù)這個，符號數(shù)的乘法也就不難實現(xiàn)了。在對高位進(jìn)行計算的時候，我們需要 對它進(jìn)行一些特殊的減操作過程，因而，便不可避免它的一些復(fù)雜程度上的邏輯設(shè)計。 我們以下介紹的是運用Booth算法將最高位也就是符號位進(jìn)行數(shù)據(jù)位考慮，可以省掉一 些比較特殊的減操作。如果乘數(shù)和被乘數(shù)不變的話，式3.3可轉(zhuǎn)變?yōu)椋?11 1210 12 1223 10 100 22 ()2() 2 () 2(0) 2 N NN NN NNNN BBBBB BBBB BBB (3.5) 1 11 1 0,00 () 2(2 ) NN nn nnn nAn BBE 式3.5中， 11 ,0(1) ,0, nnn EBBnNB 乘積補(bǔ)碼結(jié)果為： 第 3 章 基于 FPGA 設(shè)計 FIR 濾波器 19 (3.6) N-1 n=0 =( ) 2 n n CA BEA 補(bǔ)補(bǔ)補(bǔ) 以上就是Booth的算法，在這樣的處理方式過程當(dāng)中，對于最高位我們不需要再進(jìn) 行一些特殊的處理，算法通過對本位和相鄰低位的編過程，來確定運算量為0還是B， 操作是加或者還是減，有N項編碼項，有N項乘積項。進(jìn)行這樣的處理方式時，其中的 每一個過程都要進(jìn)行編碼，讓門延遲增加，相對(3.4) 式來說更復(fù)雜，但是只要對該 算法進(jìn)行一些改進(jìn)，便能得到一個較理想的算法，即高基Booth算法。為了實現(xiàn)兩個用 12位二進(jìn)制補(bǔ)碼表示的有符號的相乘，可以根據(jù)布斯（Booth）乘法器的原理，用移位 相加的方式實現(xiàn)。 3.3 使用 Matlab 設(shè)計濾波器 基于 FPGA 來設(shè)計的 FIR 濾波器，由于設(shè)計的平臺是 Quartus II,不同于軟件開 發(fā)的環(huán)境，濾波器的效果并不能明確的顯示，因此，需要在設(shè)計之前用軟件的平臺來 仿真分析。 Matlab（Matrix-Laboratory）是矩陣實驗室的意思。可進(jìn)行數(shù)學(xué)的計算、算法開 發(fā)、仿真、原型、建模、數(shù)據(jù)的采集、數(shù)據(jù)的分析、可視化科學(xué)以及工程圖形應(yīng)用程 序的開發(fā)等等，包括用戶界面圖形的創(chuàng)建等一系列的工作。Matlab 是 Mathworks 公司 研發(fā)的工具，是一個專門為計算科學(xué)和工程而設(shè)計地一種比較高級的交互式的軟件包。 Matlab 集成了精確的數(shù)值計算以及圖示工具，它能夠完成各種各樣的數(shù)據(jù)處理以及數(shù) 據(jù)計算的很強(qiáng)大的工具。Matlab 可以應(yīng)用在很多的領(lǐng)域，比如物理、化學(xué)、數(shù)學(xué)、醫(yī) 藥、工程、金融等等。同時它也是一個非常優(yōu)秀的教學(xué)工具。 1.matlab 主要的特點主要有: 1）輸入輸出的格式化數(shù)據(jù)以及與用其他的語言編寫的程序相結(jié)合的能力 2）基于 HTML 的完全幫助系統(tǒng) 3）有大量的數(shù)學(xué)函數(shù)事先定義完成的，而且擁有用戶自定義函數(shù)的能力 4）具有強(qiáng)有力的面向向量/矩陣的高級程序設(shè)計的語言，適合于個人應(yīng)用 5）由于具有高性能的數(shù)值計算的高級算法從而特別適合于代數(shù)矩陣的領(lǐng)域 6）顯示數(shù)據(jù)及繪圖，并且具有教育、藝術(shù)學(xué)和科學(xué)的圖解 7）擁有各種工具箱，能夠在多個應(yīng)用領(lǐng)域幫助人們解決疑難問題 開放性使用 MATLAB 深受廣大用戶的歡迎。除內(nèi)部的函數(shù)外，所有 MATLAB 主包文 件和各種工具包都是可讀可修改的文件，用戶通過對源程序的修改或加入自己編寫程 序構(gòu)造新的專用工具包。firrcos()用于設(shè)計具有光滑，正弦過渡帶的低通線性相位濾 波器。filter()用于實現(xiàn) FIR 濾波器以及 IIR 濾波器濾波，我們經(jīng)常用它來計算數(shù)字 濾波器針對輸入地響應(yīng)。fftfilt()運用一種高效率地、使用 FFT 的重疊相加的算法來 實現(xiàn)對數(shù)據(jù)的濾波，這樣的函數(shù)僅僅適用設(shè)計 FIR 濾波器的過程中。freqz()，用來求 頻率的響應(yīng)，而且還提供了各種各樣的函數(shù)的窗函數(shù)進(jìn)行選擇使用，例如凱塞窗函數(shù) 第 3 章 基于 FPGA 設(shè)計 FIR 濾波器 20 kaiser()，海明窗函數(shù) hamming()，我們在設(shè)計的過程中可以選擇性的使用，不再需要 我們親自設(shè)計窗函數(shù)。 3.3.1 Matlab 來設(shè)計 FIR 型帶通濾波器 在進(jìn)行硬件描述的時程序需要的帶通濾波器的參數(shù)我們通過使用 Matlab 里面的 FDATOOL 工具來得到。 FDA TOOL 是 Matlab 里的一個專門用來設(shè)計數(shù)字濾波器的軟件模塊，它的功能強(qiáng)大， 操作簡單，可以設(shè)計出多種濾波器。打開軟件選擇帶通濾波器，帶通 100Mhz，最小阻 帶衰減-35db 帶內(nèi)波動小于 2db，設(shè)計出符合設(shè)計指標(biāo)的線性相位的 20 階 FIR 帶通濾 波器參數(shù)設(shè)置如圖 3-5 所示： 圖 3-5 20 階 FIR 帶通濾波器特征參數(shù) 圖 3-6 FIR 濾波器的幅頻響應(yīng) 第 3 章 基于 FPGA 設(shè)計 FIR 濾波器 21 圖 3-7 FIR 濾波器的相頻響應(yīng) 圖 3-8 FIR 濾波器的沖激響應(yīng) 圖 3-9 濾波器特征參數(shù) 對 FIR 濾波器的系數(shù)進(jìn)行調(diào)整，使整數(shù)化。具體方法是：將系數(shù)全部擴(kuò)大 2 倍， 然后乘以相同倍數(shù) 256 即 2 的 8 次方，將得到的結(jié)果取整。 可得 FIR 濾波器的系數(shù)為：10 -14 -13 6 -8 31 58 -85 -107 119 119 -107 - 85 58 31 -8 6 -13 -14 10。 中南大學(xué)本科生畢業(yè)論文第 4 章 IIR 帶通濾波器的 VHDL 描述及仿真 22 第 4 章 FIR 濾波器的軟件描述及仿真 描述一個 FIR 濾波器最簡單的方法，就是用卷積和表示： ( 4.1) N n knxkhny 0 N 階 FIR 直接型結(jié)構(gòu)如圖 4-1 所示： 圖 4-1 N 階 FIR 直接型結(jié)構(gòu)圖 而線性 FIR 濾波器的實現(xiàn)結(jié)構(gòu)可進(jìn)一步簡化為圖 4-2 所示模型（以 N=6 階為例） 圖 4-2 FIR 濾波器簡化模型 4.1 FIR 型帶通濾波器總體結(jié)構(gòu) 利用上面所編寫的 16 位加法器，8 位乘法器以及延時器，我們可以組合出所需的 FIR 帶通濾波器。程序中主要是運用元件例化語句來實現(xiàn)一個結(jié)構(gòu)化的描述，系統(tǒng)函數(shù)通過調(diào) 用 16 位加法器，8 位乘法器及延時器等模塊來構(gòu)成 FIR 帶通濾波器。具體的調(diào)用層次見 圖 4-12 所示。 中南大學(xué)本科生畢業(yè)論文第 4 章 IIR 帶通濾波器的 VHDL 描述及仿真 23 圖4-3 FIR型帶通濾波器的結(jié)