第二章 Verilog 基本知識.doc

2.1 Verilog HDL的語言要素Verilog HDL語法來源于C語言基本的語法，其基本此法約定與C語言類似。程序的語言要素稱為語法，是由 符號、數(shù)據(jù)類型、運算符和表達式構成的，其中符號包括空白符、注釋符、和轉義標示符、關鍵字、數(shù)值等。2.1.1 空白符空白符包括空格符（b），制表符(t)、換行符和換頁符?？瞻追勾a看起來結構清晰，閱讀起來更方便。在編譯過程中，空白符被忽略。2.1.2 注釋符Verilog HDL語言允許插入注釋，標明程序代碼功能、修改、版本等信息，以增強程序的可閱讀性和幫助管理文檔。Verilog HDL有兩種注釋方式1) 單行注釋：單行注釋以“/”開始，Verilog HDL忽略從此處到行尾的內容2) 多行注釋：多行注釋以“/*”開始，到“*/”結束，Verilog忽略其中的注釋內容。2.1.3 標識符和轉義字符 在Verilog HDL中，標識符（Identifier）被用來命令信號名、模塊名、參數(shù)名等。它可以使任意一組字母、數(shù)字、$符號和_符號的組合。應該注意的是，標識符的字符區(qū)分大小寫，并且第一個字符必須是字母或者下劃線Verilog HDL規(guī)定了轉義標識符（Escaped Identifier）。采用轉義字符可以在一條標識符中包含任何可打印的字符。轉義標識符以“”（反斜線）符號開頭，以空白符結尾（空白可以是 一個空格、一個制表符或者換行符）21.4 關鍵字 Verilog HDL語言內部已經(jīng)使用的詞稱為關鍵字或保留字，它是Verilog HDL語言的內部專用詞，是事先定義好的確認符，用來組織語言結構的。 需要注意的是，在Verilog HDL中，保留字都是小寫的。2.1.5 數(shù)值Verilog HDL有四種基本的邏輯數(shù)值狀態(tài)，用數(shù)字或字符表達數(shù)字電路中傳送的邏輯狀態(tài)和存儲信息。Verilog HDL邏輯數(shù)值中，x和z都不區(qū)分大小寫。也就是說 ，0x1z和值）0X1Z是等同的。Verilog HDL中有四值電平邏輯如表狀態(tài)含義0低電平、邏輯0、“假”1高電平，邏輯1或“真”X或x不確定或未知的邏輯狀態(tài)Z或 Z高阻態(tài)1. 數(shù)值及其表示Verilog HDL中的整數(shù)可以是二進制、八進制、十進制、十六進制。數(shù)制基數(shù)符號合法標識符二進制B或b0、1、x、X、Z、z、？、_八進制O或o07、x、X、Z、z、？、_十進制D或d09、_十六進制H或h09、af、AF、x、X、Z、z、？、_需要注意的是1) 在較長的數(shù)之間可以用下劃線來分開，目的是提高可讀性，下劃線本身沒有意義，1)在數(shù)值中，下劃線符號“_”除了不能放于數(shù)值的首位外，可以隨意用在整型數(shù)與實型數(shù)中，他們對數(shù)值大小沒有任何改變，只是為了提高可讀性。例如16b 1011000110001100和16b 1011_0001_1000_1100的數(shù)值大小是相同的，只是后一種的表達方式可讀性更強。如16b 1011_0001_1000_1100，但下劃線不能用作首字符。2)當數(shù)字沒有說明位寬時，默認為32位3)z或x在二進制中代表1位z或x，在八進制中代表3位z或x，在十六進制中代表4位z或x，其代表的寬度取決于所用的進制。8b1011xxxx /等價于8hBx8b1001zzzz /等價于8h9z4. 若沒有定義一個整數(shù)的位寬，其寬度為相應值中定義的為數(shù)。例如 o642 /9位八進制數(shù) hBD /8位16進制數(shù)5. 若定義的位寬比實際數(shù)的為數(shù)大，則在左邊用0補齊。但如果輸最左邊一位為x或者z，就相應的用x或z左邊補齊。如 10b101 /左邊補0，得 0000000101 8bzx01 /左邊補z，得zzzzz0x1 如果定義的位寬比實際數(shù)的位數(shù)大，那么最左邊的位被截斷。6. “？”是高阻態(tài)z的另一種表示符號。在數(shù)字的表示中，字符“？”和Z或z是等價的，可以互相替換。7. 整數(shù)可以帶正、負號，并且正、負號應寫在最左邊。負數(shù)表示為二進制的補碼形式。8.如果位寬和進制都缺省，則代表十進制數(shù)9.數(shù)字中不能有空格，但在表示進制的字母兩則可以有空格。例： 5hx /5位十六進制數(shù)x（擴展的x），即xxxxx 8 h 2A /在位寬和字符之間以及進制和數(shù)值之間可以/有空格，但數(shù)字之間不能有空格2. 實數(shù)極其表示1） 十進制表示法。采用十進制格式，小數(shù)點兩邊必須都有數(shù)字，否則為非法的表示形式2） 科學計數(shù)法。 如564.2e2的值為54620.03） Verilog HDL還定義了實數(shù)轉換為整數(shù)的方法，實數(shù)通過四舍五入轉換為最相近的整數(shù)。3. 字符串及其表示字符串是指用雙引號括起來的字符序列，它必須包含在同一行中，不能分行書寫。若字符串用作Verilog HDL表達式或賦值語句中的操作數(shù)，則字符串被看作8位的ASCII值序列，即一個字符對應8位的ASCII碼。如 “hello world”和“An example for Verilog HDL”2.2 數(shù)據(jù)類型 在Verilog HDL中，數(shù)據(jù)類型共有19種。分為兩類：物理數(shù)據(jù)類型（主要包括連線型及寄存器型）和抽象數(shù)據(jù)類型（主要包括、整型、時間型、實型及參數(shù)型）物理數(shù)據(jù)類型的抽象數(shù)據(jù)程度比較低，與實際硬件電路的映射關系比較明顯；而抽象數(shù)據(jù)類型則是進行輔助設計和驗證的數(shù)據(jù)類型。2.2.1 物理數(shù)據(jù)類型 Verilog HDL最主要的物理數(shù)據(jù)類型是連線型、寄存器型和存儲器型，并使用四種邏輯電平和八種信號強度對實際的電路建模。四值邏輯電平是對信號的抽象方式。信號強度表示數(shù)字電路中不同強度的驅動源，用來解決不同驅動強度下的賦值沖突，邏輯0和1可以用下表列出的強度值表示，驅動強度從supply到highz依次遞減。標記符名稱類型強弱程度supply電源級驅動驅動最強最弱strong強驅動驅動pull上拉級驅動驅動large大容性存儲weak弱驅動驅動medium中性驅動存儲small小容性存儲highz高容性高阻連線型連線型數(shù)據(jù)類型功能說明wire,tri標準連線（缺省為該類型）wor,trior多重驅動時，具有線或特性的連線型trireg具有電荷保持特性的連線型數(shù)據(jù)tri1上拉電阻tri0下拉電阻sypply0電源線，用于對“地”建模，為低電平0supply1電源線，用于對電源線建模，為高電平1wand，trand多重驅動時，具有線與特性的連線型連線表示邏輯單元的物理連接，可以對應為電路中的物理信號連線，這種變量類型不能保持電荷（除trieg之外）。連線型變量必須要有驅動源，一種是連接到一個們或者模塊的輸出端，另一種是用assign連續(xù)賦值語句對它進行賦值。若沒有驅動源，將保持高阻態(tài)z.1) wire和tri最常見的是wire（連線）和tri（三態(tài)線）兩種，它們的語法和語義一致。不同之處在于：wire型變量通常用來表示單個門驅動或連續(xù)賦值語句驅動的連線型數(shù)據(jù)tri型數(shù)據(jù)變量則用來表示多驅動器驅動的連線型數(shù)據(jù)，主要用于定義三態(tài)的線網(wǎng)。wire/tri01xz00xx01x1x1xxxxxz01xz上述真值表明：同時有兩個驅動強度相同的驅動源來驅動wire或tri變量時的輸出結果。2）wor和tirorWor/tiror01xz001x011111xx1xxz01xz3) wand和triandwand/triand01xz00000101x1x0xxxz01xz4) trio和tri1tri0（tri1）的特征是，若無驅動源驅動，其值為0（tri的值為1）trio/ tri101xz00xx01x1x1xxxxxz01x0/15) supply0 和 supply1supply0用于對“地”建模，即低電平0；supply1用于對電源建模，即高電平1.如supply0表示Gnd. Supply1表示Vcc。6) trireg 線網(wǎng)trireg線網(wǎng)能存儲數(shù)值（類似于寄存器型數(shù)據(jù)類型），并且用于電容節(jié)點的建模。當三態(tài)寄存器（trireg）的所有驅動源都處于高阻態(tài)（z）時，三態(tài)寄存器線網(wǎng)將保持作用在線網(wǎng)上的最后一個邏輯值。三態(tài)寄存器線網(wǎng)的缺省初始值為x一個trireg網(wǎng)絡型數(shù)據(jù)用于模擬電荷存儲。電荷量強度可以下面的關鍵字來控制：samll、medium、；large。默認的電荷強度為medium。一個trireg網(wǎng)絡型數(shù)據(jù)能夠模擬一個電荷存儲節(jié)點，該節(jié)點的電荷量將隨時間而逐漸衰減。對于一個trireg網(wǎng)絡型數(shù)據(jù)，仿真時其電荷衰減時間應當制定為延遲時間。2 寄存器型 Reg型變量時最常見也是最重要的寄存器型數(shù)據(jù)類型，它是數(shù)據(jù)存儲單元的抽象類型，其對應的硬件電路元件具有狀態(tài)保持作用，能夠存儲數(shù)據(jù)，如觸發(fā)器、鎖存器等。reg型變量常用于行為級描述中，由過程賦值語句對其進行賦值。reg 型數(shù)據(jù)域wire型數(shù)據(jù)的區(qū)別在于，reg型數(shù)據(jù)類型保持最后一次的賦值，而wire型數(shù)據(jù)需要有持續(xù)的驅動。一般情況下，reg型數(shù)據(jù)的默認初始值為不定值x，缺省時的位寬為1位。reg 型數(shù)據(jù)變量舉例：reg a; /定義一個1位的名為a的reg型變量reg3:0 b ; /定義一個4位的名為b的reg型變量reg8:1 c,d,e ; /定義三個名稱分別為c、d、e的8位reg型的變量。reg型變量一般是無符號數(shù)，若將一個負數(shù)賦給一個reg型變量，則自動轉換成其二進制補碼形式。在過程塊內被賦值的每一個信號都必須定義為reg型，并且只能在always或initial過程塊中賦值，大多數(shù)reg型信號常常是寄存器或觸發(fā)器的輸出。2.2.2 連線型和寄存器數(shù)據(jù)類型的聲明1. 連線型數(shù)據(jù)類型的聲明 缺省的連線型數(shù)據(jù)的默認類型為1位（標量）wire類型。Verilog禁止對已經(jīng)聲明過的網(wǎng)絡、變量或參數(shù)再次聲明。連線型數(shù)據(jù)類型聲明的一般語法如下： 其中，drive_strength、range、delay為可選項。而list_of_variables為必選項1) net_declaration:表示網(wǎng)絡型數(shù)據(jù)的類型，可以是wire,tri、tri0、tri1、wand、triand、trior、wor、trireg中的任意一種。對于trireg類型，其聲明還有一個charge_strength（電荷強度）的可選項2) drive_strength：表示連線變量的驅動強度3) range：用來指定數(shù)據(jù)位標量或矢量。若該項默認，表示數(shù)據(jù)類型為1位的標量，超過1位就為矢量形式。4) delay：指定仿真延遲時間5) list_of_variables：變量名稱，一次可定義多個名稱，之間用逗號分開。2. 寄存器型數(shù)據(jù)類型的聲明reg 型數(shù)據(jù)類型聲明的一般語法格式：reg其中，range為可選項，它制定了reg型變量的位寬，缺省時為1位。說明： list_of_register_variables：變量名稱列表，一次可以定義多個名稱，之間用逗號分開。 物理數(shù)據(jù)類型聲明舉例：reg 7:0 regb; /定義一個8位的寄存器變量tri 7:0 tribus; /定義了一個8位的三態(tài)總線tri0 15:0 busa; /定義了一個16位的連線型，處于三態(tài)時為上拉電阻tri1 31:0 busb; /定義了一個32位的連線型，處于三態(tài)時為下拉電阻reg scalared1:4b;/定義了一個4位的標量型寄存器矢量wire（pull,strong()） c =a+b; /定義了一個1和0的驅動強度不同的1位連線型變量ctrireg （large）storeline;/定義了一個具有強度的電荷存儲功能的存儲線2.23存儲器型存儲器型（memory）本質上還是寄存器型變量陣列，只是Verilog HDL語言中沒有多維數(shù)組，所有就用reg型變量建立寄存器組來實現(xiàn)存儲器的功能，也就是擴展的reg型數(shù)據(jù)地址范圍。存儲器型變量可以描述RAM型、ROM型存儲器以及reg文件。數(shù)組中的每一個單元通過一個數(shù)組索引進行尋址。存儲器型變量的一般聲明格式：reg;其中，range1和range2都是可選項，缺省時都為1.說明：（1） range1：表示存儲器中寄存器的位寬，格式為msb:lsb（2） range2:表示寄存器的個數(shù)，格式為msb:lsb，即有msb-lsb+1個（3） name_of_register：變量名稱列表，一次可以定義多個名稱，之間用逗號分開。reg7:0 mem1255:0; /定義了一個有256個8位寄存器的存儲器mem1 地址范圍是0到255.reg15:0mem2127:0,reg1,reg2;/定義了一個具有128個16位寄存器的存儲器，mem2和2個16位的寄存器reg1和reg2注意：memory型和reg型數(shù)據(jù)的差別。一個由n個1位寄存器構成的寄存器和一個n位寄存器的意義是不同的。regn-1:0a; /表示一個n位的寄存器areg mem1n-1:0; /表示一個由n個1位寄存器構成的存儲器mem1.一個n位的寄存器可以在一條賦值語句里進行賦值，而一個完整的存儲器則不行。如果想對存儲器中的存儲單元進行讀寫操作，則必須指定該單元在存儲器中的地址。 如： mem12=0;/給mem1存儲器中的第三個存儲單元賦值為02.24 抽象數(shù)據(jù)類型除了物理數(shù)據(jù)類型外，Verilog HDL還提供了一下幾種抽象數(shù)據(jù)類型：整形（integer）、時間型（time）、實型（real）及參數(shù)型（parameter）。他們只是純數(shù)學的抽象描述，不能夠與實際的硬件電路相映射。1. 整型整型數(shù)據(jù)常用于對循環(huán)控制變量的說明，在算術運算中被視為二進制補碼形式的有符號數(shù)。除了寄存器數(shù)據(jù)被當作無符號數(shù)來處理之外，整數(shù)型據(jù)與32位寄存器型數(shù)據(jù)在實際意義上相同。整型數(shù)據(jù)的聲明格式：integer integer index; /簡單的32位有符號整數(shù)integer i31:0; /定義了整數(shù)數(shù)組，它有32個元素2時間型時間型數(shù)據(jù)與整型數(shù)據(jù)類似，只是它是64位的無符號數(shù)。時間型數(shù)據(jù)主要用于對模擬時間的存儲與計算處理，常與系統(tǒng)函數(shù)$time一起使用聲明格式如下：time ;如： time a,b; /定義了兩個64位的時間變量3實型Verilog HDL支持實型常量與變量。實型數(shù)據(jù)在機器碼表示法中是浮點型數(shù)據(jù)，可用于對延遲時間的計算。聲明格式：real如： real stime;/定義了一個實型數(shù)據(jù)4 參數(shù)型在Verilog HDL中，參數(shù)是一個非常重要的數(shù)據(jù)類型，屬于常量，在仿真開始之前就被賦值，在仿真過程中保持不變。采用參數(shù)定義方法可以提高程序的可讀性和維護性。參數(shù)常用來定義延遲時間和變量的位寬。參數(shù)類型的定義格式：parameter 參數(shù)名1=表達式1，參數(shù)名2=表達式2，參數(shù)名n=表達式n；其中，表達式既可以是常數(shù)，也可以是表達式。參數(shù)定義完以后，程序中出現(xiàn)的所有的參數(shù)名都將被替換為相對應的表達式。如：parameter length=32,weight=16;運算符Verilog HDL語言的運算符主要針對數(shù)字邏輯電路的制定，覆蓋范圍廣泛。請參見Verilog HDL中的運算符和優(yōu)先級。運算符2.3.1 算術運算符Verilog HDL中常用的算術運算符主要有5種，分別是加法（+）、減法（-）、乘法（*）、除法（/）、取模（%），均為雙目運算符1） 算術操作結果的位寬 算術表達式結果的長度由最長的操作數(shù)決定。在賦值語句中，算術操作結果的長度由操作左端的目標長度決定。2） 有符號與無符號的使用無符號數(shù)的值一般存儲在線網(wǎng)、reg（寄存器）變量及普通（沒有符號標記s）的基數(shù)格式表示的整數(shù)型中有符號數(shù)值一般存儲在存儲在整型變量、十進制形式的整數(shù)、有符號的reg（寄存器）變量及有符號的線網(wǎng)中2.3.2關系運算符雙目運算符：大于()、小于()、大于等于、小于等于、在進行關系比較時，如果成立則結果為“1”，否則返回的結果為“0”.若不確定則返回結果為不定值（x）2.34 相等關系運算符相等關系運算符是對兩個操作數(shù)進行比較，比較的結果有三種：真1，假0，和不定值（x）.Verilog HD語言中四種相等關系運算符：等于（=）、不等于（！=）、全等于（=）。這四種運算符都是雙目運算符，要求有兩個操作數(shù)。他們的優(yōu)先級是相同的。“=”和“！=”稱為邏輯等式運算符，其結果有兩個操作數(shù)的值決定，由于操作數(shù)中某些位可能是不定值x和高阻態(tài)值z，所以結果可能是不定值x?！? =”和“！=”運算符則不同，他是對操作數(shù)按位比較，兩個操作數(shù)必須完全一樣，其結果才是1，否則都是0.但是，若兩個操作數(shù)對應位出現(xiàn)不定值x和高阻值z，則可以認為是相同的?！?”和“！=”運算符常用于case表達式的判別，所以又稱為“case”等式運算符。2.3.4 邏輯運算符邏輯與運算符“&” 邏輯或運算符“|”，邏輯非運算符（！）其中邏輯與和邏輯或，是雙目運算符。邏輯非為單目運算符。在邏輯運算符的操作中，如果操作數(shù)是1位的，那么1就代表邏輯真，0就代表邏輯假。如果是操作數(shù)是由多位的，則當操作數(shù)每一位都是0時才是邏輯0值，只要有一位1，這個操作數(shù)就是邏輯1值。例如：寄存器變量a、b的初值分別是4b1110和4b0000,則!a=0, !b=1; a&b=0; a|b=1;需要注意的是，若操作數(shù)中存在不定態(tài)x，則邏輯運算的結果也是不定態(tài)。2.3.5 按位運算符數(shù)字邏輯電路中，信號與信號之間的運算稱之位運算。Verilog HDL提供了一下五種類型的位運算符：按位取反（）、按位與（&）、按位或（|）、按位異或（）、按位同或（）位邏輯運算對其自變量的每一位進行操作。2.3.6 歸納運算符歸納運算符按位進行邏輯運算，屬于單目運算符。由于這一類運算符操作的結果產生1位邏輯值，因而被形象地稱為縮位運算符。在Verilog HDL中，縮位運算符包括&（與）、|（或）、（異或）以及相應的非操作&、 |、 、 .歸納運算符的操作數(shù)只有一個。2.3.7 移位運算符移位運算符有兩種：左移位運算符（）。運算過程是將左邊（右邊）的操作數(shù)向左（右）移，所移動的位數(shù)由右邊的操作數(shù)來決定，然后用0來填補移出的空位。2.3.8 條件運算符條件運算符是Verilog HDL里唯一的三目運算符。它根據(jù)條件表達式的值來選擇執(zhí)行表達式，其表達形式為？：其中，條件表達式的計算結果有真（1）、假（0）和不定時（x）三種。當條件表達式的結果為真時，執(zhí)行表達式1，當條件表達式的結果為假時，執(zhí)行表達式為2.當條件表達式的結果為不定態(tài)x，則模擬器按位對表達式1的值與表達式2的值進行比較。2.3.9鏈接和復制運算符連接運算符（） 和復制運算符（）連接運算符是把位于大括號（）中的兩個或兩個以上信號或數(shù)值用逗號（，）分隔的小表達式按位連接在一起，最后用大括號括起來表示一個整體信號，形成一個大的表達式，其格式為：信號1的某幾位，信號2的某幾位，信號n的某幾位重復運算符（）將一個表達式放入雙重花括號中，復制因子放在第一層括號中，它為復制一個常量提供了一種簡便的方法。2.4 模塊2.4.1 模塊的基本概念模塊（module）是Verilog HDL語言的基本單元，它代表一個基本的功能塊，用于描述某個設計的功能或結構，以及與其它模塊通信的一個外部端口，一個電路設計不僅僅局限于一個模塊的設計，而是由多個模塊組合而成，因此一個模塊的設計只是一個系統(tǒng)設計中某個層次的設計?；镜哪K結構組成（1）. 模塊的開始與結束： 模塊在語言形式上是以關鍵字module開始，以關鍵詞 endmodule結束的一段程序，其中模塊開始語句必須要以分號結束。模塊的開始部分包括模塊名（name）和端口列表（Port_list）,模塊名是模塊唯一性的標識符，而端口列表是由模塊各個輸入、輸出和雙向端口變量組成的一張列表，這些端口用來與其它模塊進行連接（不妨理解為集成電路的引腳） （2） 模塊端口定義：用來定義端口列表里的變量那些是輸入（input）、輸出（output）和雙向端口（inout）以及位寬。（3）模塊數(shù)據(jù)類型的說明： 數(shù)據(jù)類型包括 wire、reg、memory和parameter等，用來說明模塊中所用到的內部信號、調用模塊等的聲明語句和功能定義語句。一般來說，module的input缺省定義為wire類型，output信號可以是wire類型，也可以是reg類型（條件是在always或initial語句塊中被賦值）;inout一般為tri（三態(tài)類型），表示有多個驅動源。 （4） 模塊邏輯功能描述：用來產生各種邏輯（主要是組合邏輯和時序邏輯），主要包括initial語句、always語句、其它子模塊實例化語句、門實例化語句、用戶自定義原語（UDP）實例化語句、連續(xù)賦值語句（assign）、函數(shù)（function）和任務（task） 因此由上述模塊的結構組成可以看出，模塊在概念上可等同于一個器件，比如通用器件（與門、三態(tài)門）或通用宏單元（計數(shù)器、ALU、CPU）等。一個模塊可在另一個模塊中調用，一個模塊代表了一個特定功能塊。一個電路設計可由多個模塊組合而成，因此一個模塊的設計只是一個系統(tǒng)設計中某個層次的設計。模塊設計可采用多中建模方式，一般包括行為描述方式，結構描述方式以及混合描述方式（混合使用結構描