《數(shù)字系統(tǒng)設(shè)計(jì)》實(shí)驗(yàn)指導(dǎo)書(shū)及綜合作業(yè).doc

數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)報(bào)告班級(jí)_電信2班_姓名_潘俊俊_學(xué)號(hào)_1309121091_實(shí)驗(yàn)1 組合電路的設(shè)計(jì)實(shí)驗(yàn)?zāi)康模菏煜SE的VHDL文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和硬件測(cè)試。實(shí)驗(yàn)內(nèi)容：首先利用ISE完成2選1多路選擇器的文本編輯輸入(mux21a.vhd)和仿真測(cè)試等步驟，給出仿真波形。實(shí)驗(yàn)程序:ENTITY mux21a IS PORT (a, b, s: IN BIT;Y: OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a, b, s)BEGIN IF s=0 THEN y=a; ELSE y=b;END IF;END PROCESS;END ARCHITECTURE one;實(shí)驗(yàn)結(jié)果：1、 綜合電路圖2、 仿真時(shí)序圖實(shí)驗(yàn)分析： 在0275ns內(nèi)，s=0, 則輸出a波形；在275685ns內(nèi)，s=1,則輸出b波形；在685ns以后，s=0, 則輸出a波形；仿真結(jié)果與實(shí)驗(yàn)要求一致，故仿真結(jié)果正確。實(shí)驗(yàn)2 時(shí)序電路的設(shè)計(jì)實(shí)驗(yàn)?zāi)康模菏煜SE的VHDL文本設(shè)計(jì)過(guò)程，學(xué)習(xí)簡(jiǎn)單時(shí)序電路的設(shè)計(jì)、仿真和測(cè)試。實(shí)驗(yàn)任務(wù)：設(shè)計(jì)一個(gè)帶使能輸入及同步清0的增1/減1的3位計(jì)數(shù)器，并仿真。實(shí)驗(yàn)程序：Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity up_down isPort(clk,rst,en,up:instd_logic;Sum:outstd_logic_vector(2 downto 0);Cout:outstd_logic);End;Architecture a of up_down isSignal count:std_logic_vector(2 downto 0);BeginProcess(clk,rst)BeginIf rst=0 thenCount0);Elsif rising_edge(clk) thenIf en=1 thenCase up isWhen 1 = countcount=count-1;End case;End if;End if;End process;Sum=count;Cout =1 when en=1 and (up=1 and count=7) or (up=0 and count=0) else 0;End;實(shí)驗(yàn)結(jié)果：1、綜合電路圖2、仿真時(shí)序圖實(shí)驗(yàn)分析： 當(dāng)rst=0 ，輸出被清零；否則（rst=1，en=1）當(dāng)up=1時(shí)，輸出count=count+1，若up=0，輸出count=count-1。在第一段時(shí)間內(nèi)，rst=0，輸出count=0；后來(lái)，第一個(gè)clk上升沿，en=1，up=1，執(zhí)行count=count+1，count從0增加到1；第二個(gè)clk上升沿，en=1，up=1，執(zhí)行count=count+1，count從0增加到1；同理計(jì)數(shù)加1，為3、4、5、6、7綜上分析，仿真結(jié)果正確。實(shí)驗(yàn)3 8-3優(yōu)先編碼器的VHDL設(shè)計(jì)實(shí)驗(yàn)?zāi)康模?、通過(guò)常見(jiàn)基本組合邏輯電路的設(shè)計(jì)，熟悉EDA設(shè)計(jì)流程。2、熟悉文本輸入及仿真步驟。3、掌握VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)及文字規(guī)則。4、理解硬件描述語(yǔ)言和具體電路的映射關(guān)系。實(shí)驗(yàn)原理：表 8-3優(yōu)先編碼器真值表輸入輸出EIN0N1N2N3N4N5N6N7NA2NA1NA0NGSNEON1XXXXXXXX11111011111111111100XXXXXXX0000010XXXXXX01001010XXXXX011010010XXXX0111011010XXX01111100010XX011111101010X01111111100100111111111101實(shí)驗(yàn)源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ENCODER IS PORT( D:IN STD_LOGIC_VECTOR(0 TO 7); A:OUT STD_LOGIC_VECTOR(0 TO 2) );END ;ARCHITECTURE XIANI OF ENCODER ISBEGINPROCESS(D)BEGIN IF (D(7)=0)THEN A=111; ELSIF (D(6)=0)THEN A=110; ELSIF (D(5)=0)THEN A=101; ELSIF (D(4)=0)THEN A=100; ELSIF (D(3)=0)THEN A=011; ELSIF (D(2)=0)THEN A=010; ELSIF (D(1)=0)THEN A=001; ELSIF (D(0)=0)THEN A=000; ELSE AD（6）D（5）D（4）D（3）D（2）D（1）D(0)（低電平有效）。根據(jù)程序和時(shí)序仿真圖進(jìn)行分析：（高電平為“1”，低電平為“0”）在0200ns內(nèi)，D（7）=0，則輸出A=111，對(duì)應(yīng)十進(jìn)制為7；在200400ns內(nèi)，D(7)=1,D(6)=0,則輸出A=110，對(duì)應(yīng)二進(jìn)制為6；在400500ns內(nèi)，D（7）=D(6)1,D(5)=0，則輸出A=101，對(duì)應(yīng)十進(jìn)制為5；在500以后，D（7）=0，則輸出A=111，對(duì)應(yīng)十進(jìn)制為7；仿真結(jié)果與實(shí)驗(yàn)要求一致，故仿真結(jié)果正確。數(shù)字系統(tǒng)設(shè)計(jì)課程綜合作業(yè)一、設(shè)計(jì)題目1、教材P94：作業(yè)312；2、教材P230：實(shí)驗(yàn)與設(shè)計(jì)81；3、設(shè)計(jì)一個(gè)8位并入串出的移位寄存器；4、設(shè)計(jì)一個(gè)計(jì)數(shù)器，計(jì)時(shí)為45分鐘；5、設(shè)計(jì)一個(gè)8位串入并出的移位寄存器；6、設(shè)計(jì)一個(gè)直流電機(jī)PWM調(diào)速控制器，5種速度可調(diào)，并能進(jìn)行正反轉(zhuǎn)控制；7、教材P142：實(shí)驗(yàn)與設(shè)計(jì)52；8、教材P143：實(shí)驗(yàn)與設(shè)計(jì)53；9、設(shè)計(jì)一個(gè)FIFO移位寄存器；10、設(shè)計(jì)一個(gè)全