數(shù)字系統(tǒng)設(shè)計(jì)期末試卷參考答案(09級(jí)).doc

09級(jí)“數(shù)字系統(tǒng)設(shè)計(jì)”期末考試參考答案一、 填空（每空1分，共15分）1. 12. 原狀態(tài)3. 同步4. 2n5. (01001110)2或4EH、(10110010)2或B2H6. clkEVENT AND clk=17. 通過(guò)電阻接到電源上8. 169. 542110. 并行11. 翻轉(zhuǎn)12. m13. 6、6二、 單項(xiàng)選擇題（每小題1分，共10分）1-5：C、B、A、B、A6-10：B、A、C、D、B三、 判斷下列命題正誤（每小題1分，共15分）1-5：錯(cuò)、錯(cuò)、對(duì)、錯(cuò)、對(duì)6-10：對(duì)、對(duì)、錯(cuò)、對(duì)、對(duì)11-15：錯(cuò)、對(duì)、錯(cuò)、對(duì)、錯(cuò)四、 用卡諾圖化簡(jiǎn)法將邏輯函數(shù)化為最簡(jiǎn)與或式，寫(xiě)出化簡(jiǎn)步驟（6分）由函數(shù)式可畫(huà)出卡諾圖如下：CDAB00011110001110011110110000100110由卡諾圖化簡(jiǎn)得：F= AC+AD+BD卡諾圖的循環(huán)碼標(biāo)識(shí)正確1分；卡諾圖中的“1”填寫(xiě)正確1分；3個(gè)卡諾圈正確3分；最簡(jiǎn)表達(dá)式正確1分五、 按要求完成下列各題，并寫(xiě)出分析步驟（12+1224分）1. （12分）分析下面電路實(shí)現(xiàn)的邏輯功能，并判斷能否自啟動(dòng)，寫(xiě)出分析步驟。（1） 由邏輯電路圖可寫(xiě)出各JK觸發(fā)器的驅(qū)動(dòng)方程（3分）J0=Q2；K0=1；J1= K1=Q0；J2= Q1Q0；K2=(Q1Q0)三個(gè)JK觸發(fā)器都受外部同一時(shí)鐘的控制，也就是同步時(shí)序電路（2） 將驅(qū)動(dòng)方程代入JK觸發(fā)器的特性方程Q*=JQ+KQ得各狀態(tài)方程：（3分）Q0*= J0 Q0+ K0 Q0= Q2Q0；Q1*= J1 Q1+ K1 Q1= Q1Q0+ Q1Q0= Q1Q0；Q2*= J2 Q2+ K2 Q2= Q2 Q1Q0+ Q2 Q1Q0= Q1Q0；且3個(gè)觸發(fā)器都在CLK的下降沿到達(dá)時(shí)發(fā)生動(dòng)作（3） 設(shè)初態(tài)為000，列出狀態(tài)轉(zhuǎn)換真值表如下：（2分）CLK下降沿順序Q2 Q1 Q0Q2* Q1* Q0*00 0 00 0 110 0 10 1 020 1 00 1 130 1 11 0 041 0 00 0 0上表中101、110、111沒(méi)有出現(xiàn)，即是無(wú)效狀態(tài)，由前面的狀態(tài)方程可得，101、110、111的次態(tài)分別為：010、010、100可以自啟動(dòng)（2分）（4） 由狀態(tài)轉(zhuǎn)換真值表可知，該電路是一個(gè)同步五進(jìn)制加法計(jì)數(shù)器，并且能夠自啟動(dòng)。（2分）2. （12分）（1）由題目可知，初始狀態(tài)由CR=0進(jìn)行復(fù)位，74HC194的Q3 Q2 Q1 Q0=0000，然后在時(shí)鐘脈沖的作用下進(jìn)行移位，由于M1 M0=10，所以，每有一個(gè)時(shí)鐘脈沖的上升沿，74HC194就右移移位，圖中DSL與Q0取反相連，所以，右移的過(guò)程中，Q0移出后經(jīng)取反從Q3進(jìn)入，即，74HC194構(gòu)成了一個(gè)4位的扭環(huán)形計(jì)數(shù)器，有效狀態(tài)依次為0000、1000、1100、1110、1111、0111、0011、0001；8個(gè)有效狀態(tài)循環(huán)輸出。狀態(tài)轉(zhuǎn)換圖如下：分析過(guò)程及狀態(tài)轉(zhuǎn)換圖6分；（2）由此，可畫(huà)出Q3 Q2 Q1 Q0的波形圖如下：畫(huà)波形圖6分六、 設(shè)計(jì)題：根據(jù)要求設(shè)計(jì)電路，寫(xiě)出設(shè)計(jì)步驟（15+1530分）1. （15分）(1)畫(huà)出真值表 (3分)其中，X,Y為被減數(shù)和減數(shù)，Bi為借位輸入；D和BO分別為差和借位輸出XYBiDBO0000000111010110110110010101001100011111輸入的8種組合以及D、BO的輸出各1分(2)寫(xiě)出邏輯表達(dá)式，并畫(huà)出用邏輯門(mén)電路實(shí)現(xiàn)該功能的邏輯電路圖。(4分)由上面的真值表可寫(xiě)出邏輯表達(dá)式如下：D=m(1,2,4,7)= XYBi+ XYBi+ XYBi+ XYBi=XYBiBO=m(1,2,3,7)= XYBi+ XYBi+ XYBi+ XYBi=XY+ XBi+YBi畫(huà)出邏輯電路圖如下：XYBiBOD兩個(gè)表達(dá)式各1分，電路圖2分(3)用VHDL語(yǔ)言編程描述這個(gè)一位的全減器。(8分)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;2分ENTITY full_sub ISPORT (x,y,bi: IN STD_LOGIC;d,bo: OUT STD_LOGIC);END full_sub;3分ARCHITECTURE arch OF full_sub ISBEGINd=x XOR y XOR bi;1分boCLKTPCOQ1Q0Q2Q3CLK1CRLD1000074HC253D1D2D3D0YA0A1OEF1邏輯電路圖6分（數(shù)據(jù)選擇器模塊的另一種方案：也可以將74HC161的Q1、Q0分別與74HC253的數(shù)據(jù)選擇控制端A1、A0相接，則由上面的狀態(tài)轉(zhuǎn)換表，可得：A1A0=00時(shí)，F(xiàn)=1；A1A0=01時(shí)，F(xiàn)= Q2；A1A0=10時(shí)，F(xiàn)= 0；A1A0=11時(shí)，F(xiàn)= 1；對(duì)應(yīng)地