2011年硬件工程師應(yīng)聘筆試題及答案.doc

1. 什么是建立時(shí)間和保持時(shí)間？p12. 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？ P13. 請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？什么是狀態(tài)圖？p14. 什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？p1 5.什么是同步邏輯和異步邏輯？ p16.Latch與Register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的。p17.什么是鎖相環(huán)（PLL）？鎖相環(huán)的工作原理是什么？p18.你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ p19.可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)： a) 你所知道的可編程邏輯器件有哪些？b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。 p1210.設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？p2311.用邏輯門(mén)和cmos電路實(shí)現(xiàn)ab+cd p312.用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或? p313.給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。p314.如何解決亞穩(wěn)態(tài)p3417.用mos管搭出一個(gè)二輸入與非門(mén)？p418.集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。P4519.名詞IRQ,BIOS,USB,VHDL,SDR p521.用波形表示D觸發(fā)器的功能p523.What is PC Chipset? p526.DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫(huà)出你熟悉的一種DSP結(jié)構(gòu)圖 p5627.DSP（數(shù)字信號(hào)處理芯片）、CPU（中央處理器）、MCU（微控制器 ）在結(jié)構(gòu)、特點(diǎn)、功能以及用途上的區(qū)別？p628.請(qǐng)寫(xiě)出8，7的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼？p6729.中斷的概念和中斷的流程p730.名詞:SRAM,SSRAM,SDRAM p731.信號(hào)與系統(tǒng):時(shí)域與頻域關(guān)系 p732.模擬電子電路總結(jié) p7833.串行通信與并行通信異同，特點(diǎn)，比較。P834.RS232c高電平脈沖對(duì)應(yīng)的TTL邏輯是負(fù)。P935.放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁矗心男┓椒?？P936.什么是耐奎斯特定律，怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)？P937.數(shù)字電子電路總結(jié)P91039.DMA原理和主要功能？p1040、IIR，F(xiàn)IR濾波器的異同。p1041、.列舉你知道的幾種電容：比如鋁電解電容、電解電容、p101.寫(xiě)出下列常用電子工程術(shù)語(yǔ)的中文名稱(chēng)：p10硬件電路設(shè)置看門(mén)狗定時(shí)器的目的是p113.中斷向量表中存儲(chǔ)的內(nèi)容是p114.中斷服務(wù)程序的開(kāi)頭一般進(jìn)行的操作是p116.74L373被稱(chēng)為透明鎖存器，“透明”一詞的含義是指p117.Flash存儲(chǔ)器的寫(xiě)壽命大約p118.C語(yǔ)言中，do while()和while() .語(yǔ)法的區(qū)別是p11C語(yǔ)言中，全局變量、Static局部變量和非Static局部變量的存儲(chǔ)空間占用是有區(qū)別的p111、 同步電路和異步電路的區(qū)別是什么？ p11上拉電阻阻值的選擇原則包括p111212、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別p1213、MOORE 與 MEELEY狀態(tài)機(jī)的特征p1214、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域p1215、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍p1216、時(shí)鐘周期為T(mén),觸發(fā)器D1的寄存器到輸出時(shí)間最大為T(mén)1max，最小為T(mén)1min。組合邏輯電路最大延遲為T(mén)2max,最小為T(mén)2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿(mǎn)足什么條件p1218、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)p1219、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing p121、基爾霍夫定理的內(nèi)容是什么p122、描述反饋電路的概念，列舉他們的應(yīng)用p123、有源濾波器和無(wú)源濾波器的區(qū)別p12132、平板電容公式(C=S/4kd)。（未知）p13 3、最基本的如三極管曲線特性。（未知） p134、描述反饋電路的概念，列舉他們的應(yīng)用p135、負(fù)反饋種類(lèi)p13NAND flash 和 NOR flash 的區(qū)別p1415名詞：SRAM、SSRAM、SDRAM p156、FPGA和ASIC的概念，他們的區(qū)別。（未知） p157、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？p158、單片機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn)，首先要檢查什么？p166、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子） 7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法。（未知）8、給出一個(gè)差分運(yùn)放，如何相位補(bǔ)償，并畫(huà)補(bǔ)償后的波特圖。（凹凸） 9、基本放大電路種類(lèi)10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知）LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫(huà)出其原理圖33、DAC和ADC的實(shí)現(xiàn)各有哪些方法？（仕蘭微電子） 34、A/D電路組成、工作原理。（未知） 19、一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing。（威盛VIA2003.11.06 上海筆試試題） 23、化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 26、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？（仕蘭微電子）35、利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz。（未知） 36、給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門(mén)實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）。 48、D觸發(fā)器和D鎖存器的區(qū)別。（新太硬件面試） 49、簡(jiǎn)述latch和filp-flop的異同。（未知）61、BLOCKING NONBLOCKING 賦值的區(qū)別。（南山之橋） 78、sram，falsh memory，及dram的區(qū)別？（新太硬件面試）DSP最應(yīng)該懂得的問(wèn)題 301.什么是建立時(shí)間和保持時(shí)間？建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在觸發(fā)器時(shí)鐘沿到來(lái)前，數(shù)據(jù)信號(hào)保持不變的時(shí)間。保持時(shí)間是指在觸發(fā)器時(shí)鐘沿到來(lái)以后，數(shù)據(jù)信號(hào)保持不變的時(shí)間。如果不滿(mǎn)足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。2.什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？ 在組合邏輯中，由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是接入濾波電容，二是引入選通脈沖，三是增加冗余項(xiàng)（只能消除邏輯冒險(xiǎn)而不能消除功能冒險(xiǎn)）。3.請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？什么是狀態(tài)圖？ 答D觸發(fā)器的輸出端加非門(mén)接到D端，實(shí)現(xiàn)二分頻。狀態(tài)圖是以圖形方式表示輸出狀態(tài)轉(zhuǎn)換的條件和規(guī)律。用圓圈表示各狀態(tài)，圈內(nèi)注明狀態(tài)名和取值。用表示狀態(tài)間轉(zhuǎn)移。條件可以多個(gè)4. 什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ 線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用OC/OD門(mén)來(lái)實(shí)現(xiàn)，由于不用OC門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。5.什么是同步邏輯和異步邏輯？ 同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。電路設(shè)計(jì)可分類(lèi)為同步電路和異步電路設(shè)計(jì)。同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作，而異步電路不使用時(shí)鐘脈沖做同步。異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、FIFO或RAM的讀寫(xiě)控制信號(hào)脈沖，其邏輯輸出與任何時(shí)鐘信號(hào)都沒(méi)有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘CLK，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。6.Latch與Register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的。Latch是電平觸發(fā)，Register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。7.什么是鎖相環(huán)（PLL）？鎖相環(huán)的工作原理是什么？鎖相環(huán)是一種反饋電路，其作用是使得電路上的時(shí)鐘和某一外部時(shí)鐘的相位同步。PLL通過(guò)比較外部信號(hào)的相位和由壓控晶振（VCXO）的相位來(lái)實(shí)現(xiàn)同步的，在比較的過(guò)程中，鎖相環(huán)電路會(huì)不斷根據(jù)外部信號(hào)的相位來(lái)調(diào)整本地晶振的時(shí)鐘相位，直到兩個(gè)信號(hào)的相位同步。在數(shù)據(jù)采集系統(tǒng)中，鎖相環(huán)是一種非常有用的同步技術(shù)，因?yàn)橥ㄟ^(guò)鎖相環(huán)，可以使得不同的數(shù)據(jù)采集板卡共享同一個(gè)采樣時(shí)鐘。因此，所有板卡上各自的本地80MHz和20MHz時(shí)基的相位都是同步的，從而采樣時(shí)鐘也是同步的。因?yàn)槊繅K板卡的采樣時(shí)鐘都是同步的，所以都能?chē)?yán)格地在同一時(shí)刻進(jìn)行數(shù)據(jù)采集。8.你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？ 邏輯電平參見(jiàn)硬件研發(fā)一文檔。邏輯電平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等 TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。9.可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)： a) 你所知道的可編程邏輯器件有哪些？（簡(jiǎn)單）PROM，PAL，GAL，PLA，（復(fù)雜）CPLD，F(xiàn)PGAFPGA: Field Programmable Gate ArrayCPLD:Complex Programmable Logic Device10.設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？protel項(xiàng)目設(shè)計(jì)流程1 系統(tǒng)功能分析硬件設(shè)計(jì)工程師與PCB設(shè)計(jì)工程師溝通，分析電路組成，熟悉電路框圖；2 原理圖符號(hào)設(shè)計(jì)（1）常用的原理圖符號(hào)在元件庫(kù)中查找；（2）特殊的原理圖符號(hào)在原理圖庫(kù)元器件編輯器中自主設(shè)計(jì)；3 原理圖設(shè)計(jì)（1）擺放元器件；（2）元器件導(dǎo)線連接；（3）修改元器件序號(hào)和參數(shù)；（4）進(jìn)行ERC檢查，并修改，直至ERC檢查100%通過(guò)；4 編制元器件封裝表（1）查找元器件資料，確定元器件封裝類(lèi)型；（2）常用的元器件封裝在封裝庫(kù)中查找；（3）特殊的元器件封裝在封裝編輯器中自主設(shè)計(jì)；5 網(wǎng)絡(luò)表設(shè)計(jì)（1）修改元器件的封裝類(lèi)型；（2）生成網(wǎng)絡(luò)表；（3）在PCB編輯器中隨意繪制keepout層；（4）在PCB編輯器中導(dǎo)入網(wǎng)絡(luò)表；（5）修改網(wǎng)絡(luò)表中的錯(cuò)誤直至100%導(dǎo)入；6 PCB設(shè)計(jì)規(guī)劃（1）在PCB編輯器中按照要求繪制Keepout層；（2）元器件布局（3）布局優(yōu)化7 布線規(guī)則設(shè)計(jì)（1）信號(hào)類(lèi)型區(qū)分；（2）設(shè)置Rule各項(xiàng)屬性；8 布線設(shè)計(jì)（1）單面板設(shè)計(jì)；（2）多層板設(shè)計(jì)；9 覆銅設(shè)計(jì)（1）覆銅區(qū)域規(guī)劃；（2）覆銅網(wǎng)絡(luò)選擇；（3）覆銅；11.用邏輯門(mén)和cmos電路實(shí)現(xiàn)ab+cd12.用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或?13.給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。Delay period - setup - hold14.如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。解決方法：1 降低系統(tǒng)時(shí)鐘2 用反應(yīng)更快的FF3 引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播4 改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)關(guān)鍵是器件使用比較好的工藝和時(shí)鐘周期的裕量要大17.用mos管搭出一個(gè)二輸入與非門(mén)？Mos反向器 二輸入與非門(mén) 二輸入或非門(mén)三輸入與非門(mén) 18.集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。1. 設(shè)計(jì)輸入 0 k P8 q; h2 1) 設(shè)計(jì)的行為或結(jié)構(gòu)描述。 2 g) i4 f/ Z( j3 p: T/ y$ i8 s, N2) 典型文本輸入工具有UltraEdit-32和Editplus.exe.。 M$ | i# _0 H3) 典型圖形化輸入工具-Mentor的Renoir。 8 x4 5 o0 n% I0 - G$ e _1 ?4) 我認(rèn)為UltraEdit-32最佳。 8 S$ _) P$ V- c3 I2. 代碼調(diào)試 * 7 |2 5 C ; H - g1) 對(duì)設(shè)計(jì)輸入的文件做代碼調(diào)試，語(yǔ)法檢查。 ( V+ B+ w+ b+ F, ( n/ , Z/ M2) 典型工具為Debussy。 1 t% G1 |4 _+ p9 h6 1 Y6 3. 前仿真 ; l. w6 I: d, M4 y1) 功能仿真) y2) 驗(yàn)證邏輯模型(沒(méi)有使用時(shí)間延遲)。 P3 ?& w2 4 # C. G. l F. b3) 典型工具有Mentor公司的ModelSim、Synopsys公司的VCS和VSS、Aldec公司的Active、Cadense公司的NC。4) 我認(rèn)為做功能仿真Synopsys公司的VCS和VSS速度最快，并且調(diào)試器最好用，Mentor公司的ModelSim對(duì)于讀寫(xiě)文件速度最快，波形窗口比較好用。4. 綜合 2 z9 z6 H/ J) r0 f3 6 e5 s( V1) 把設(shè)計(jì)翻譯成原始的目標(biāo)工藝2) 最優(yōu)化3) 合適的面積要求和性能要求4 k# R: ?. p; u3 U# T4) 典型工具有Mentor公司的LeonardoSpectrum、Synopsys公司的DC、Synplicity公司的Synplify。! c+ F3 6 f* Y6 + B0 A5) 推薦初學(xué)者使用Mentor公司的LeonardoSpectrum，由于它在只作簡(jiǎn)單約束綜合后的速度和面積最優(yōu)，如果你對(duì)綜合工具比較了解，可以使用Synplicity公司的Synplify。 8 y* e6 ?0 i8 O! j6 ds% 5. 布局和布線 % R+ J8 3 l- j7 D) c e% z R& f- J1) 映射設(shè)計(jì)到目標(biāo)工藝?yán)镏付ㄎ恢? 4 _) v F+ O _2) 指定的布線資源應(yīng)被使用8 j9 L# W. K. t# S+ ?4 _$ z2 V3) 由于PLD市場(chǎng)目前只剩下Altera，Xilinx，Lattice，Actel，QuickLogic，Atmel六家公司，其中前5家為專(zhuān)業(yè)PLD公司，并且前3家?guī)缀跽加辛?0的市場(chǎng)份額，而我們一般使用Altera，Xilinx公司的PLD居多，所以典型布局和布線的工具為Altera公司的Quartus II和Maxplus II、Xilinx公司的ISE和Foudation。E4) Maxplus II和Foudation分別為Altera公司和Xilinx公司的第一代產(chǎn)品，所以布局布線一般使用Quartus II和ISE。 1 L) y7 L) V( Z2 P o5 ?6. 后仿真 3 d, c$ : J( Z) 1) 時(shí)序仿真2) 驗(yàn)證設(shè)計(jì)一旦編程或配置將能在目標(biāo)工藝?yán)锕ぷ鳎ㄊ褂脮r(shí)間延遲）。3) 所用工具同前仿真所用軟件。 ; e0 C Y1 _+ m+ B) q7. 時(shí)序分析 . B. K$ w- q8 E) fl. Q6 R一般借助布局布線工具自帶的時(shí)序分析工具，也可以使用Synopsys公司的 PrimeTime軟件和Mentor Graphics公司的Tau timing analysis軟件。8. 驗(yàn)證合乎性能規(guī)范1) 驗(yàn)證合乎性能規(guī)范，如果不滿(mǎn)足，回到第一步。 , y, % |: j, e V5 A8 L( r8 F3 q9. 版圖設(shè)計(jì) , g M% y. K1 p) W1) 驗(yàn)證版版圖設(shè)計(jì)。2) 在板編程和測(cè)試器件。19.名詞IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate21.用波形表示D觸發(fā)器的功能23.What is PC Chipset?芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類(lèi)型和主頻、內(nèi)存的類(lèi)型和最大容量、ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC（鍵盤(pán)控制器）、RTC（實(shí)時(shí)時(shí)鐘控制器）、USB（通用串行總線）、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI（高級(jí)能源管理）等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱(chēng)為主橋（Host Bridge）。除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的8xx系列芯片組就是這類(lèi)芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了266MB/s。26.DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫(huà)出你熟悉的一種DSP結(jié)構(gòu)圖 DSP能夠?qū)?shí)時(shí)的運(yùn)算密集型引用提供有效的支持。GPP能夠有效支持這些非DSP類(lèi)的控制信息密集型應(yīng)用。 在體系結(jié)構(gòu)上，功能單元的體現(xiàn)上，DSP要滿(mǎn)足快速實(shí)時(shí)的需求，除了具有GPP所有的ALU、累加器還設(shè)置了乘法單元和地址產(chǎn)生單元，同時(shí)設(shè)置哈佛結(jié)構(gòu)即分離的程序數(shù)據(jù)總線。結(jié)構(gòu)上都采用了多指令流出技術(shù)，DSP采用VLIW結(jié)構(gòu)，GPP采用Superscalar,例如PowerPC74xx。對(duì)GPP性能衡量主要是時(shí)鐘頻率，由MIPS/MFLOPS/MOPS來(lái)表現(xiàn)。27.DSP（數(shù)字信號(hào)處理芯片）、CPU（中央處理器）、MCU（微控制器 ）在結(jié)構(gòu)、特點(diǎn)、功能以及用途上的區(qū)別？在設(shè)計(jì)原理上都是一樣的，應(yīng)用上各具特點(diǎn)，所以結(jié)構(gòu)功能有所不同。DSP為快速處理數(shù)字信號(hào)而設(shè)計(jì)，結(jié)構(gòu)上數(shù)據(jù)，地址總線分開(kāi)，數(shù)據(jù)的吞吐量更大。指令集的設(shè)計(jì)多考慮信號(hào)處理。不過(guò)現(xiàn)在，為提高微處理器MCU的性能，像ARM在設(shè)計(jì)上，總線也是分開(kāi)的。CPU主要是完成指令的處理，外圍接口是獨(dú)立設(shè)計(jì)的，像存儲(chǔ)器，總線控制器是獨(dú)立的，沒(méi)有集成到CPU中。而MCU多應(yīng)用在嵌入式平臺(tái)，外圍的接口是集成在一起的。一顆芯片就能完成。28.請(qǐng)寫(xiě)出8，7的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼？所謂原碼就是二進(jìn)制定點(diǎn)表示法，即最高位為符號(hào)位，“0”表示正，“1”表示負(fù)，其余位表示數(shù)值的大小。 反碼表示法規(guī)定：正數(shù)的反碼與其原碼相同；負(fù)數(shù)的反碼是對(duì)其原碼逐位取反，但符號(hào)位除外。 8位二進(jìn)制反碼的表示范圍：-127+127補(bǔ)碼表示法規(guī)定：正數(shù)的補(bǔ)碼與其原碼相同；負(fù)數(shù)的補(bǔ)碼是在其反碼的末位加1例如：+7原= 0 0000111 B +7反= 0 0000111 B +7補(bǔ)= 0 0000111 B-7原= 1 0000111 B -7反= 1 1111000 B -7補(bǔ)= 1 1111001 B四位偏移二進(jìn)制碼的偏移量為1000（8H）。-8補(bǔ)=11000 -8偏置碼=0000（4位顯示）7補(bǔ)=0111 7偏置碼=111129.中斷的概念和中斷的流程中斷是指計(jì)算機(jī)在執(zhí)行程序的過(guò)程中，當(dāng)出現(xiàn)異常情況或特殊請(qǐng)求時(shí)，計(jì)算機(jī)停止現(xiàn)行程序的運(yùn)行，轉(zhuǎn)向?qū)@些異常情況或特殊請(qǐng)求的處理，處理結(jié)束后再返回現(xiàn)行程序的間斷處，繼續(xù)執(zhí)行原程序。中斷的處理過(guò)程為：關(guān)中斷（在此中斷處理完成前，不處理其它中斷）、保護(hù)現(xiàn)場(chǎng)、執(zhí)行中斷服務(wù)程序、恢復(fù)現(xiàn)場(chǎng)、開(kāi)中斷。30.名詞:SRAM,SSRAM,SDRAM SRAM是英文Static RAM的縮寫(xiě)，它是一種具有靜止存取功能的內(nèi)存，不需要刷新電路即能保存它內(nèi)部存儲(chǔ)的數(shù)據(jù)。優(yōu)點(diǎn)：速度快，不必配合內(nèi)存刷新電路，可提高整體的工作效率。缺點(diǎn)：集成度低，功耗較大，相同的容量體積較大，而且價(jià)格較高，少量用于關(guān)鍵性系統(tǒng)以提高效率。SSRAM Synchronous Static Random Access Memory 的縮寫(xiě)，即同步靜態(tài)隨機(jī)存取存儲(chǔ)器。同步是指Memory工作需要步時(shí)鐘，內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準(zhǔn)；隨機(jī)是指數(shù)據(jù)不是線性依次存儲(chǔ)，而是由指定地址進(jìn)行數(shù)據(jù)讀寫(xiě)。對(duì)于SSRAM的所有訪問(wèn)都在時(shí)鐘的上升/下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其它控制信號(hào)均于時(shí)鐘信號(hào)相關(guān)。這一點(diǎn)與異步SRAM不同，異步SRAM的訪問(wèn)獨(dú)立于時(shí)鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM Synchronous Dynamic Random Access Memory,同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，同步是指Memory工作需要步時(shí)鐘，內(nèi)部的命令的發(fā)送與數(shù)據(jù)的傳輸都以它為基準(zhǔn)；動(dòng)態(tài)是指存儲(chǔ)陣列需要不斷的刷新來(lái)保證數(shù)據(jù)不丟失；隨機(jī)是指數(shù)據(jù)不是線性依次存儲(chǔ)，而是由指定地址進(jìn)行數(shù)據(jù)讀寫(xiě)。31.信號(hào)與系統(tǒng):時(shí)域與頻域關(guān)系 時(shí)域是指信號(hào)的幅度隨時(shí)間變化的曲線，橫軸是時(shí)間，縱軸是信號(hào)的幅度，一般的正弦波比如f(t)=sinwt就是時(shí)域曲線。頻域曲線是指信號(hào)的幅度與頻率的關(guān)系，函數(shù)比較復(fù)雜，可能是不連續(xù)的。這兩個(gè)時(shí)間用高等數(shù)學(xué)中的傅立葉變換進(jìn)行轉(zhuǎn)化，也就是時(shí)域波形函數(shù)進(jìn)行傅立葉變換后就成了該信號(hào)的頻域函數(shù)。32.模擬電子電路總結(jié)伏安特性曲線，二極管開(kāi)啟電壓為0.7V/0.2V，環(huán)境溫度升高后，二極管正向特性曲線左移，方向特性曲線下移。晶體管工作在放大區(qū)的外部條件是發(fā)射結(jié)正向偏置且集電結(jié)反向偏置。共射特性曲線：輸入特性曲線和輸出特性曲線。Uce增大時(shí)，曲線右移。截止區(qū)、放大區(qū)、飽和區(qū)。結(jié)型場(chǎng)效應(yīng)管UGS(off)和絕緣柵型場(chǎng)效應(yīng)管UGS(th)。夾斷區(qū)、恒流區(qū)、可變電阻區(qū)。靜態(tài)工作點(diǎn)設(shè)置為保證：一、放大不失真 二、能夠放大。兩種共射放大電路：直接耦合、阻容耦合。放大電路分析方法：直流通路求靜態(tài)工作點(diǎn)，交流通路求動(dòng)態(tài)參數(shù)。截止失真，飽和失真。等效電路。Re直流負(fù)反饋。晶體管單管三種接法：共射、共基、共集。共射：既放大電流又放大電壓。輸入電阻居中，輸出電阻較大，頻帶窄。多用于低頻放大電路。共基：只放大電壓不放大電流。輸入電阻小，電壓放大和輸出電阻與共射相當(dāng)。頻率特性最好。共集：只放大電流不放大電壓。輸入電阻最大，輸出電阻最小，具有電壓跟隨特性。用于放大電路的輸入級(jí)和輸出級(jí)。場(chǎng)效應(yīng)管；基本共源放大電路、自給偏壓電路、分壓式偏置電路。多級(jí)電路耦合方式：直接耦合：良好的低頻特性，可放大變化緩慢的信號(hào)。阻容耦合：各級(jí)電路靜態(tài)工作點(diǎn)獨(dú)立，電路分析、設(shè)計(jì)、調(diào)試簡(jiǎn)單。有大電容的存在不利于集成化。變壓器耦合：靜態(tài)工作點(diǎn)獨(dú)立，不利于集成化，可實(shí)現(xiàn)阻抗變換，在功率放大中得到廣泛的應(yīng)用。零點(diǎn)漂移和溫度漂移抑制溫漂的方法：引入直流負(fù)反饋、采用溫度補(bǔ)償，電路中二極管。差分放大電路。差分放大電路中共模抑制比?；パa(bǔ)對(duì)稱(chēng)輸出電路。集成運(yùn)放電路的組成：輸入級(jí)：雙端輸入的差分放大電路，輸入電阻高，差模放大倍數(shù)大，抑制共模能力強(qiáng)，靜態(tài)電流小。中間級(jí)：采用共射（共源）放大電路，為提高放大倍數(shù)采用復(fù)合管放大電路，以恒流源做集電極負(fù)載。輸出級(jí)：輸出電壓線性范圍寬、輸出電阻小（帶負(fù)載能力強(qiáng)）非線性失真小。多互補(bǔ)對(duì)稱(chēng)輸出電路。集成運(yùn)放頻率補(bǔ)償：一、滯后補(bǔ)償 1.簡(jiǎn)單電容補(bǔ)償2.密勒效應(yīng)補(bǔ)償 二、超前補(bǔ)償放大電路中反饋特性直流反饋、交流反饋；正反饋、負(fù)反饋。1.有無(wú)反饋的判斷，是否存在反饋通路。2.反饋極性的判斷：瞬時(shí)極性法（凈輸入電壓，凈輸入電流）四種反饋組態(tài)：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。電路中引入電壓負(fù)反饋還是電流負(fù)反饋取決于負(fù)載欲得到穩(wěn)定的電壓還是穩(wěn)定的電流。電路中引入串聯(lián)負(fù)反饋還是并聯(lián)負(fù)反饋取決于輸入信號(hào)源是恒壓源還是恒流源。負(fù)反饋電路分析方法：要將反饋網(wǎng)絡(luò)作為放大電路輸入端和輸出端等效負(fù)載。當(dāng)考慮反饋網(wǎng)絡(luò)在輸入端的負(fù)載效應(yīng)時(shí)，應(yīng)輸出量作用為零。而考慮反饋網(wǎng)絡(luò)輸出端的負(fù)載效應(yīng)時(shí)，應(yīng)令輸入量作用為零。對(duì)于電壓反饋，輸出端短路。電流反饋，回路斷開(kāi)。負(fù)反饋對(duì)放大電路的影響：1.穩(wěn)定放大倍數(shù)2.改變輸入輸出電阻3.展寬頻帶4.減小非線性失真。串聯(lián)負(fù)反饋增大輸入電阻，并聯(lián)負(fù)反饋減小輸入電阻；電壓負(fù)反饋減小輸出電阻，電流負(fù)反饋增大輸出電阻。引入負(fù)反饋一般原則：一、 穩(wěn)定靜態(tài)工作點(diǎn)，引入直流負(fù)反饋；為改善放大電路動(dòng)態(tài)性能，應(yīng)引入交流負(fù)反饋。二、 根據(jù)信號(hào)源的性質(zhì)決定引入串聯(lián)負(fù)反饋或者并聯(lián)負(fù)反饋。信號(hào)源為內(nèi)阻較小電壓源，為增大輸入電阻，減小內(nèi)阻上壓降，應(yīng)引入串聯(lián)負(fù)反饋。信號(hào)源為內(nèi)阻較大的電流源，為減小放大電路的輸入電阻，使電路獲得更大的輸入電流，應(yīng)引入并聯(lián)負(fù)反饋。三、 根據(jù)負(fù)載對(duì)放大電路輸出量的要求，負(fù)載需要穩(wěn)定的電壓信號(hào)時(shí)，引入電壓負(fù)反饋。需要穩(wěn)定的電流信號(hào)時(shí)，引入電流負(fù)反饋。四、 需要進(jìn)行信號(hào)變換時(shí)，將電流信號(hào)轉(zhuǎn)換為電壓信號(hào)，引入電壓并聯(lián)負(fù)反饋。將電壓信號(hào)轉(zhuǎn)換為電流信號(hào)時(shí)，引入電流串聯(lián)負(fù)反饋。負(fù)反饋放大電路自激振蕩消除方法：一、滯后補(bǔ)償 1.簡(jiǎn)單電容補(bǔ)償2.RC滯后補(bǔ)償3.密勒效應(yīng)補(bǔ)償 二、超前補(bǔ)償。基本運(yùn)算電路反相比例電路運(yùn)算電路、T型反相比例運(yùn)算電路、同相比例運(yùn)算電路（電壓跟隨器）。積分運(yùn)算電路和微分運(yùn)算電路 P324-325正弦波振蕩條件 品質(zhì)因數(shù)Q值越大，選頻效果越好。在正弦波振蕩電路中，反饋信號(hào)能夠取代輸入信號(hào)，電路引入正反饋。二要有外加選頻網(wǎng)絡(luò)，用以確定振蕩頻率。因此四個(gè)部分組成：放大電路、選頻網(wǎng)絡(luò)、正反饋網(wǎng)絡(luò)、穩(wěn)幅環(huán)節(jié)。電壓比較器對(duì)輸入信號(hào)進(jìn)行鑒幅與比較的電路。在電壓比較器中，集成運(yùn)放不是處于開(kāi)環(huán)狀態(tài)就是只引入了正反饋。單限比較器，滯回比較器，窗口比較器33.串行通信與并行通信異同，特點(diǎn)，比較。從原理來(lái)看，并行傳輸方式其實(shí)優(yōu)于串行傳輸方式。ISA總線，數(shù)據(jù)總線為8位，工作頻率為8.33MHz；286時(shí)代，ISA的位寬提高到了16位，為了保持與8位的ISA兼容，工作頻率仍為8.33MHz；PCI總線標(biāo)準(zhǔn)成為Pentium時(shí)代PC總線的王者，PCI位寬32。由于并行傳送方式的前提是用同一時(shí)序傳播信號(hào)，用同一時(shí)序接收信號(hào)，而過(guò)分提升時(shí)鐘頻率將難以讓數(shù)據(jù)傳送的時(shí)序與時(shí)鐘合拍，布線長(zhǎng)度稍有差異，數(shù)據(jù)就會(huì)以與時(shí)鐘不同的時(shí)序送達(dá)，另外，提升時(shí)鐘頻率還容易引起信號(hào)線間的相互干擾，導(dǎo)致傳輸錯(cuò)誤。因此，并行方式難以實(shí)現(xiàn)高速化。串行傳輸雖然只有1位，但數(shù)據(jù)傳輸速度卻比并行口要高。串行傳輸摒棄了單端信號(hào)傳輸，采用差分信號(hào)（differential signal）傳輸技術(shù)，有效地克服了因天線效應(yīng)對(duì)信號(hào)傳輸線路形成的干擾，以及傳輸線路之間的串?dāng)_。USB5m目前的SATA 1.0標(biāo)準(zhǔn)，數(shù)據(jù)傳輸率為150MBps。未來(lái)的SATA 2.0/3.0可提升到300MBps以至600MBps。34.RS232c高電平脈沖對(duì)應(yīng)的TTL邏輯是負(fù)。TTL電平標(biāo)準(zhǔn)邏輯1電平為5V，邏輯0電平為0V；電腦所使用的RS232c它的邏輯電平1為-3-12V，邏輯電平0為+3V+12V。35.放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁矗心男┓椒?？在放大電路中，由于電抗元件（電容、電感線圈）及晶體管極間電容的存在，當(dāng)輸入信號(hào)信號(hào)頻率過(guò)高或過(guò)低時(shí)，不但放大倍數(shù)數(shù)值會(huì)變小，而且產(chǎn)生超前或滯后的相移。頻率補(bǔ)償主要目的防止自激振蕩，使電路穩(wěn)定。也稱(chēng)相位補(bǔ)償或相位校正法。具體方法：一、滯后補(bǔ)償 1.簡(jiǎn)單電容補(bǔ)償2.密勒效應(yīng)補(bǔ)償 二、超前補(bǔ)償。36.什么是耐奎斯特定律，怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)？根據(jù)奈奎斯特定律，信道的極限速率（bps）等于信道帶寬的2倍（理論狀態(tài)） 信道的極限速率（bps）等于信道帶寬的2倍（理論狀態(tài)），是對(duì)傳輸2進(jìn)制數(shù)據(jù)而言。也就是說(shuō)信號(hào)要么是高，表示0；要么是低，表示1。這時(shí)一個(gè)周期最多表示一個(gè)高，一個(gè)低。一個(gè)周期2位。 但如果有四種信號(hào)，分別表示00，01，10，11，那么一個(gè)信號(hào)就表示2位，就是可以傳輸4倍帶寬。這就是編碼方式。 如64QAM，就可以一次表示6bit。 對(duì)于理論上的無(wú)噪音線路，帶寬可以到達(dá)無(wú)窮大。 但實(shí)際上都是有噪音的，噪音的大小決定了各信號(hào)之間的電平差距。也就是到底可以有多大的帶寬。37.數(shù)字電子電路總結(jié)邏輯代數(shù)三個(gè)重要的規(guī)則：代入規(guī)則、反演規(guī)則、對(duì)偶規(guī)則。后兩者的主要區(qū)別在于對(duì)偶不做任何取反的操作。晶體三極管的開(kāi)關(guān)特性工作在什么區(qū)？工作在截止區(qū)和飽和區(qū)。此過(guò)程包括了4個(gè)時(shí)間參數(shù)：延遲時(shí)間Td上升時(shí)間Tr存儲(chǔ)時(shí)間Ts下降時(shí)間Tf開(kāi)啟時(shí)間為：延遲時(shí)間+上升時(shí)間關(guān)閉時(shí)間為：存儲(chǔ)時(shí)間+下降時(shí)間二極管邏輯門(mén)：與門(mén)電路和或門(mén)電路。見(jiàn)P26頁(yè)負(fù)載能力有灌電流和拉電流負(fù)載之分。ECL是一種非飽和型門(mén)電路，它所含三極管只工作在截止區(qū)和臨界飽和區(qū)?；鶇^(qū)沒(méi)有多余存儲(chǔ)電荷進(jìn)一步提高了邏輯開(kāi)關(guān)速度。NMOS在P型襯底上，利用光刻、擴(kuò)散等方法，制作出兩個(gè)N+型區(qū)，并引出電極S和D，在源極和漏極間二氧化硅絕緣層上制作出金屬柵極G。MOS管漏極特性是漏極電壓與漏源極電壓之間曲線叫漏極特性曲線。轉(zhuǎn)移特性是漏極電流和柵極電壓間的關(guān)系叫轉(zhuǎn)移特性曲線。MOS管三個(gè)電極間的電容：柵源電容、源漏電容影響了開(kāi)關(guān)速度。NMOS邏輯門(mén)電路：與非門(mén)、或非門(mén)、與或非門(mén)。CMOS電路即互補(bǔ)MOS電路不同邏輯電平的配合：TTL電路高電平最小值為2.4V，低電平最小值為0.8V。ECL電路高電平為-0.8V，低電平為-1.6V。CMOS電路電源電壓為5V，閾值電壓為2.5V，高電平為5V，低電平為0V，可以直接驅(qū)動(dòng)TTL電路。CMOS輸出功率很小，不能驅(qū)動(dòng)電流大的TTL門(mén)。邏輯電路選用時(shí)主要參數(shù)為：邏輯電平、噪聲容限、工作速度、功耗。數(shù)字邏輯電路分為組合邏輯和時(shí)序邏輯電路兩類(lèi)。組合邏輯電路不含記憶元件，輸入和輸出間沒(méi)有反饋。用基本邏輯門(mén)設(shè)計(jì)組合電路步驟：1、列真值表2、根據(jù)真值表寫(xiě)出邏輯函數(shù)表達(dá)式。3.、將函數(shù)化簡(jiǎn)變換。4、繪制邏輯電路圖5、選擇邏輯門(mén)裝配。對(duì)于最簡(jiǎn)與或式一定可以用兩級(jí)與非門(mén)電路實(shí)現(xiàn)，對(duì)于最簡(jiǎn)或與式一定可以用兩級(jí)或非門(mén)電路實(shí)現(xiàn)。將最簡(jiǎn)與或式兩次求反再使用摩根定理就可得到與非-與非表達(dá)式。將最簡(jiǎn)或與式兩次求反再使用摩根定理就可得到或非-或非表達(dá)式。時(shí)序邏輯電路：特征是輸出不僅和當(dāng)前的輸入有關(guān)而且和以前的輸入有關(guān)。描述觸發(fā)器的方法：1、 狀態(tài)表2、功能表3、狀態(tài)方程（特征方程）4、波形圖（時(shí)序圖）5狀態(tài)圖：以圖形方式表示輸出狀態(tài)轉(zhuǎn)換的條件和規(guī)律。2、 時(shí)序電路劃分為米里型和摩爾型兩種。米里型輸出信號(hào)與存儲(chǔ)電路狀態(tài)和輸入變量有關(guān)。摩爾型僅取決于存儲(chǔ)電路狀態(tài)。時(shí)序電路包括：寄存器、移位寄存器、計(jì)數(shù)器。同步時(shí)序電路分析：激勵(lì)方程、狀態(tài)方程、輸出方程。39.DMA原理和主要功能？DMA傳輸是存儲(chǔ)器和外設(shè)接口間的直接數(shù)據(jù)傳輸。即在存儲(chǔ)器和I/O接口間開(kāi)辟的高速傳輸通道，從而達(dá)到CPU對(duì)I/O管理開(kāi)銷(xiāo)小、響應(yīng)時(shí)間短、傳輸速度快等目的。DMA具有的功能，受到CPU的管理。CPU用程序查詢(xún)和程序中斷的方法實(shí)現(xiàn)。DMAC和其他I/O接口沒(méi)有差別，它們都是總線上的從設(shè)備。另外。DMAC具有總線主設(shè)備的功能。40、IIR，F(xiàn)IR濾波器的異同。IIR單位響應(yīng)為無(wú)限脈沖序列FIR單位響應(yīng)為有限的 iir幅頻特性精度很高，不是線性相位的，可以應(yīng)用于對(duì)相位信息不敏感的音頻信號(hào)上；fir幅頻特性精度較之于iir低，但是線性相位，就是不同頻率分量的信號(hào)經(jīng)過(guò)fir濾波器后他們的時(shí)間差不變。這是很好的性質(zhì)。 另外有限的單位響應(yīng)也有利于對(duì)數(shù)字信號(hào)的處理，便于編程，用于計(jì)算的時(shí)延也小，這對(duì)實(shí)時(shí)的信號(hào)處理很重要。41、.列舉你知道的幾種電容：比如鋁電解電容、電解電容、b.固態(tài)電容 c.陶瓷電容 d.鉭電解電容 e.云母電容 f.玻璃釉電容 g.聚苯乙烯電容 h.玻璃膜電容 i.合金電解電容 j.絳綸電容 k.聚丙烯電容 l.泥電解 m有極性有機(jī)薄膜電容 1.寫(xiě)出下列常用電子工程術(shù)語(yǔ)的中文名稱(chēng)： （v_hyx說(shuō)明答案僅供個(gè)人參考，如有錯(cuò)誤，歡迎指正?。゛) PCB: (Printed Circuit Board ) 中文名稱(chēng)為印制電路板，又稱(chēng)印刷電路板、印刷線路板，是重要的電子部件，是電子元器件的支撐體，是電子元器件電氣連接的提供者。由于它是采用電子印刷術(shù)制作的，故被稱(chēng)為“印刷”電路板。b) SMT: 表面貼裝技術(shù)(Surface Mounting Technolegy )是新一代電子組裝技術(shù),它將傳統(tǒng)的電子元器件壓縮成為體積只有幾十分之一的器件,從而實(shí)現(xiàn)了電子產(chǎn)品組裝的高密度、高可靠、小型化、低成本，以及生產(chǎn)的自動(dòng)化。c) FPGA: FPGA是英文Field Programmable Gate Array的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、PLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。d) CPLD: CPLD（Complex Programmable Logic Device）是Complex PLD的簡(jiǎn)稱(chēng),一種較PLD為復(fù)雜的邏輯元件。CPLD是一種用戶(hù)根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。e) ASIC: ASIC（Application Specific Intergrated Circuits）即專(zhuān)用集成電路，是指應(yīng)特定用戶(hù)要求和特定電子系統(tǒng)的需要而設(shè)計(jì)、制造的集成電路。目前用CPLD（復(fù)雜可編程邏輯器件）和FPGA（現(xiàn)場(chǎng)可編程邏輯陣列）來(lái)進(jìn)行ASIC設(shè)計(jì)是最為流行的方式之一，它們的共性是都具有用戶(hù)現(xiàn)場(chǎng)可編程特性，都支持邊界掃描技術(shù)，但兩者在集成度、速度以及編程方式上具有各自的特點(diǎn)。ASIC的特點(diǎn)是面向特定用戶(hù)的需求，品種多、批量少，要求設(shè)計(jì)和生產(chǎn)周期短，它作為集成電路技術(shù)與特定用戶(hù)的整機(jī)或系統(tǒng)技術(shù)緊密結(jié)合的產(chǎn)物，與通用集成電路相比具有體積更小、重量更輕、功耗更低、可靠性提高、性能提高、保密性增強(qiáng)、成本降低等優(yōu)點(diǎn)。f) DSP: DSP既是Digital Signal Processing的縮寫(xiě)(數(shù)字信號(hào)處理的理論和方法)或者是Digital Signal Processor(用于數(shù)字信號(hào)處理的可編程微處理器)的縮寫(xiě)。我們所說(shuō)的DSP技術(shù),則一般指將通用的或?qū)Ｓ玫腄SP處理器用于完成數(shù)字信號(hào)處理的方法和技術(shù)。g) SRAM: SRAM 的英文全稱(chēng)是Static Random Access Memory ，翻譯成中文就是靜態(tài)隨機(jī)存儲(chǔ)器。h) WDT: Watch Dog Timer 看門(mén)狗定時(shí)器。i) CMRR: 共模抑制比：差分放大器抑制同相和反相輸入端共模信號(hào)的能力。j) PWM: 脈寬調(diào)制(PWM- Pulse Width Modulation)是利用微處理器的數(shù)字輸出來(lái)對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)2.硬件電路設(shè)置看門(mén)狗定時(shí)器的目的是：對(duì)一些程序潛在錯(cuò)誤和惡劣環(huán)境干擾等因素導(dǎo)致的系統(tǒng)死機(jī)進(jìn)行自動(dòng)復(fù)位，從而恢復(fù)正常工作狀態(tài)。3.中斷向量表中存儲(chǔ)的內(nèi)容是：中斷服務(wù)程序的入口地址或存放中斷服務(wù)程序的首地址。4.中斷服務(wù)程序的開(kāi)頭一般進(jìn)行的操作是：壓棧保護(hù)現(xiàn)場(chǎng)。中斷服務(wù)程序結(jié)束前一般進(jìn)行的操作是：出?；謴?fù)現(xiàn)場(chǎng)。6.74L373被稱(chēng)為透明鎖存器，“透明”一詞的含義是指：不鎖存時(shí)輸出對(duì)于輸入是透明的。（鎖存器不同于觸發(fā)器，它不在鎖存數(shù)據(jù)時(shí)，輸出端的信號(hào)隨輸入信號(hào)變化，就像信號(hào)通過(guò)一個(gè)緩沖器一樣；一旦鎖存信號(hào)起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號(hào)不起作用。鎖存器也稱(chēng)為透明鎖存器，指的是不鎖存時(shí)輸出對(duì)于輸入是透明的）7.Flash存儲(chǔ)器的寫(xiě)壽命大約在10萬(wàn)次左右。 8.C語(yǔ)言中，do while()和while() .語(yǔ)法的區(qū)別是：前一個(gè)是先執(zhí)行再進(jìn)行條件判斷，而后一個(gè)則是先判斷再執(zhí)行命令。9.C語(yǔ)言中，如果申明char p3=Basic,Fortran,Pascal;則p22=_s_ 10.C語(yǔ)言中，全局變量、Static局部變量和非Static局部變量的存儲(chǔ)空間占用是有區(qū)別的，前兩者在普通數(shù)據(jù)存儲(chǔ)區(qū)中生成，而非Static局部變量在動(dòng)態(tài)存儲(chǔ)區(qū)中生成。1、同步電路和異步電路的區(qū)別是什么？ 異步電路主要是組合邏輯電路，用于產(chǎn)生地址譯碼器、或的讀寫(xiě)控制信號(hào)脈沖，但它同時(shí)也用在時(shí)序電路中，此時(shí)它沒(méi)有統(tǒng)一的時(shí)鐘，狀態(tài)變化的時(shí)刻是不穩(wěn)定的，通常輸入信號(hào)只在電路處于穩(wěn)定狀態(tài)時(shí)才發(fā)生變化。也就是說(shuō)一個(gè)時(shí)刻允許一個(gè)輸入發(fā)生變化，以避免輸入信號(hào)之間造成的競(jìng)爭(zhēng)冒險(xiǎn)。電路的穩(wěn)定需要有可靠的建立時(shí)間和持時(shí)間，待下面介紹。 同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。比如觸發(fā)器，當(dāng)上升延到來(lái)時(shí)，寄存器把端的電平傳到輸出端。在同步電路設(shè)計(jì)中一般采用D觸發(fā)器，異步電路設(shè)計(jì)中一般采用Latch。上拉電阻阻值的選擇原則包括:1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠??；電阻小，電流大。3、對(duì)于高速電路，過(guò)大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn),通常在1k到10k之間選取。對(duì)下拉電阻也有類(lèi)似道理 OC門(mén)電路要輸出“1”時(shí)才需要加上拉電阻 不加根本就沒(méi)有高電平在有時(shí)我們用OC門(mén)作驅(qū)動(dòng)（例如 控制一個(gè) LED）灌電流工作時(shí)就可以不加上拉電阻OC門(mén)實(shí)現(xiàn)“線與”運(yùn)算OC門(mén)就是集電極開(kāi)路，輸出總之加上拉電阻能夠提高驅(qū)動(dòng)能力。12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋）同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿(mǎn)足條件，就完成復(fù)位動(dòng)作。 異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。13、MOORE 與 MEELEY狀態(tài)機(jī)的特征。（南山之橋） Moore 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān), 且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì)有狀態(tài)變化. Mealy 狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān), 而且與當(dāng)前輸入值有關(guān), 這14、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。（南山之橋） 不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響，其中對(duì)于單個(gè)控制信號(hào)可以用兩級(jí)同步器，如電平、邊沿檢測(cè)和脈沖，對(duì)多位信號(hào)可以用FIFO,雙口RAM，握手信號(hào)等。跨時(shí)域的信號(hào)要經(jīng)過(guò)同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號(hào)，要送到時(shí)鐘域2，那么在這個(gè)信號(hào)送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。這個(gè)同步器就是兩級(jí)d觸發(fā)器，其時(shí)鐘為時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào)，可能不滿(mǎn)足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒(méi)有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來(lái)的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號(hào)。比如控制信號(hào)，或地址。當(dāng)同步的是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率，象異步FIFO的設(shè)計(jì)中，比較讀寫(xiě)地址的大小時(shí)，就是用這種方法。 如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來(lái)解決問(wèn)題。我們可以在跨越Clock Domain 時(shí)加上一個(gè)低電平使能的Lockup Latch 以確保Timing能正確無(wú)誤。15、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試）hold Delay T+T2max,T3holdT1min+T2min18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06 上海筆試試題）靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿(mǎn)足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)