4位加法器原理圖設(shè)計(jì).doc

實(shí)驗(yàn)二 4 位加法器原理圖設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?、 進(jìn)一步掌握 Quartus 原理圖輸入設(shè)計(jì)法。2、 通過4位加法器的設(shè)計(jì),掌握原理圖輸入法中的層次化設(shè)計(jì)。二、 實(shí)驗(yàn)原理absoco0000011010101101So=a xor b; co=a and b;圖 2-1 半加器原理圖圖 2-2 1位全加器原理圖圖 2-3 4 位加法器原理圖4 位加法器(如圖 2-3)是以 1 位全加器作為基本硬件，由 4 個(gè) 1 位全加器串行構(gòu)成， 1位全加器又可以由兩個(gè)1位的半加器和一個(gè)或門連接而成(如圖 2-2)，而1位半加器可以由若干門電路組成（如圖 2-1）。三、 實(shí)驗(yàn)內(nèi)容本次實(shí)驗(yàn)使用 Altera FPGA 的開發(fā)工具 Quartus ，利用原理圖輸入設(shè)計(jì)方法設(shè)計(jì)一個(gè) 4位加法器，取 實(shí)驗(yàn)板上的 8 位按鍵的高 4 位與低 4 位分別作為 4 位加數(shù)與被加數(shù)，其中 8 個(gè) LED 取 5 位作為結(jié)果輸出，LED2LED5 作為 4 位相加之和的輸出結(jié)果，LED1作為兩數(shù)高 4 位相加的進(jìn)位 (LED 亮，表示低電平“0”， LED 滅，表示高電平“1”)四、 實(shí)驗(yàn)步驟1、 打開QUARTUS II軟件，新建一個(gè)工程adder4bit。2、 建完工程之后，再新建一個(gè)Block Diagram/Schematic File。在原理圖編輯窗口繪制如圖 2-1 的半加器原理圖。點(diǎn)擊 File -Save，將已設(shè)計(jì)好的圖文件取名為：h_adder，并存在此目錄內(nèi)。3、 將 h_adder 設(shè)置成頂層實(shí)體。在諸多文件打開的狀態(tài)下，選中 h_adder.bdf 為當(dāng)前文件。點(diǎn)擊 Project Set as Top-Level Entity。4、 編譯。如果發(fā)現(xiàn)有錯(cuò)，排除錯(cuò)誤后再次編譯。直到編譯通過就可以進(jìn)行波形仿真了。5、 時(shí)序仿真。建立波形文件,設(shè)置波形參量，再保存 (注意: Quartus在波形仿真時(shí)，只支持一個(gè)與工程名同名的波形文件，所以在對(duì)多個(gè)文件進(jìn)行波形仿真時(shí)，對(duì)波形文件都取工程名進(jìn)行保存，后綴名為.vwf；若確實(shí)想保留多個(gè)波形文件，則可以分別命名，想對(duì)哪個(gè)波形文件進(jìn)行仿真時(shí)，點(diǎn)擊Processing-simulation Tool,在Simulation input中輸入待仿真的波形文件即可，如圖2-4所示) ，最后運(yùn)行波形仿真。圖 2-5 是仿真運(yùn)算完成后的時(shí)序波形。觀察分析波形，圖 2-5 顯示的半加器的時(shí)序波形是正確的。此時(shí)我們就可以將半加器 h_adder 封入庫生成半加器元件了,為后續(xù)生成 1 位全加器做準(zhǔn)備。圖 2-4 仿真結(jié)果圖 2-5 仿真結(jié)果6、 封裝入庫。封將仿真調(diào)試好的半加器封裝入庫。打開 h_adder.bdf文件，在 File-Create/update如圖 2-6所示。圖 2-6 元件封裝入庫7、 全加器原理圖設(shè)計(jì)。以上實(shí)驗(yàn)步驟我們主要是生成了一個(gè)半加器，我們?cè)儆猛瑯拥姆椒ò凑請(qǐng)D 2-2中1位全加器原理圖生成一個(gè)1位全加器元件（注意生成的半加器在元器件庫的Project選項(xiàng)下，如圖2-7）。圖2-7 Symbol對(duì)話框8、 全加器仿真。9、 4位加法器原理圖設(shè)計(jì)。根據(jù)4位加法器的原理畫出如圖 2-3 的 4 位加法器原理圖。為方面觀察輸出波形，4位加法器輸入輸出才采用總線畫法，總線命名為被加數(shù)a3.0，加數(shù)命名為b3.0,同時(shí)要為每根總線分支加上網(wǎng)絡(luò)名，方法為選定某總線分支后，右鍵-Properties，在彈出的NodeProperties對(duì)話框（如圖2-8）中輸入總線分支網(wǎng)絡(luò)名，如a0，a1，。圖2-8 節(jié)點(diǎn)添加網(wǎng)絡(luò)名10、 4位全加器仿真，仿真波形如圖2-9。注意仿真結(jié)果觀察將數(shù)值以無符號(hào)數(shù)形式輸出最好，設(shè)置方法為選定某個(gè)端口后，右鍵-Properties，在圖2-10對(duì)話框中選擇Unsigned Decimal。圖2-9 4為加法器仿真波形圖2-10 節(jié)點(diǎn)數(shù)據(jù)進(jìn)制選擇11、 引腳鎖定。編譯仿真無誤后，依照按鍵、LED與FPGA的管腳連接表進(jìn)行管腳分配，表2-1是管腳分配表。分配完成后，再進(jìn)行全編譯一次，以使管腳分配生效。端口名使用模塊信號(hào)對(duì)應(yīng)FPGA管腳說 明a3按鍵S1PIN_1074位加法器的被加數(shù)輸入a2按鍵S2PIN_108a1按鍵S3PIN_110a0按鍵S4PIN_112b3按鍵S5PIN_1134位加法器的加數(shù)輸入b2按鍵S6PIN_114b1按鍵S7PIN_115b0按鍵S8PIN_116Sum4LED燈LED1PIN_1424位加法器的和輸出Sum3LED燈LED2PIN_141Sum2LED燈LED3PIN_139Sum1LED燈LED4PIN_138Sum0LED燈LED5PIN_137表2-1 端口管腳分配表12、 編程下載。用下載電纜通過JTAG口將對(duì)應(yīng)的sof文件加載到FPGA中。觀察實(shí)驗(yàn)結(jié)果是否與自己的設(shè)計(jì)思想一致。五、 實(shí)驗(yàn)現(xiàn)象與結(jié)果當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后，我們可以通過對(duì) 8 位按鍵的高 4 位和低 4 位作為加數(shù)與被加數(shù)進(jìn)行輸入，可以看到 LED2LED5 作為 D3D0 位輸出結(jié)果的正確無誤，LED1 作為加數(shù)與被加數(shù)的 D3 位相加向 D4 位的進(jìn)位。其中 LED 燈亮表示低電平“0”，燈滅表示高電平“1”。六、 擴(kuò)展實(shí)驗(yàn)1