Max+plusⅡ操作簡(jiǎn)介(主要).doc

Max+plus系統(tǒng)的操作簡(jiǎn)介 Max+plus開發(fā)工具是美國(guó)Altera公司自行設(shè)計(jì)的一種軟件工具，其全稱為Multiple Array Matrix and Programmable Logic User System。它具有原理圖輸入和文本輸入（采用硬件描述語(yǔ)言）兩種輸入手段，利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，將設(shè)計(jì)電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中（如FPGA芯片），作成ASIC芯片。它是EDA設(shè)計(jì)中不可缺少的一種工具。通過一個(gè)簡(jiǎn)單的二輸入與門電路設(shè)計(jì)范例介紹：利用Max+plus系統(tǒng)（1）如何編寫VHDL程序（使用Text Editor）；（2）如何編譯VHDL程序（使用Compiler）；（3）如何仿真驗(yàn)證VHDL程序（使用Waveform Editor，Simulator）；（1）建立和編寫一個(gè)VHDL語(yǔ)言的工程文件首先啟動(dòng)Max+plus系統(tǒng)，啟動(dòng)后系統(tǒng)進(jìn)入主菜單畫面，在主菜單上有5個(gè)選項(xiàng)，分別是：Max+plus、File、Assign、Options和Help。Max+plus系統(tǒng)主窗口（a）打開文本編輯器；用鼠標(biāo)點(diǎn)擊File選項(xiàng)，點(diǎn)擊子菜單中的New選項(xiàng)，接著屏幕會(huì)出現(xiàn)New的對(duì)話框。在對(duì)話框內(nèi)有4種編輯方式：圖形編輯、符號(hào)編輯、文本編輯和波形編輯。VHDL文件屬于文本，那么應(yīng)該選擇文本編輯方式，點(diǎn)擊OK按鈕，屏幕上將出現(xiàn)一個(gè)無名的編輯窗口，則系統(tǒng)進(jìn)入文本編輯狀態(tài)。（或用鼠標(biāo)點(diǎn)擊Max+plus選項(xiàng)，點(diǎn)擊子菜單中Text Editor選項(xiàng).。）打開文本編輯器（b）在編輯窗口中進(jìn)行編輯輸入，輸入相應(yīng)的描述語(yǔ)句。文本編輯窗口中編輯輸入例1 實(shí)現(xiàn)2輸入與門的VHDL描述LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY and2 IS PORT(a, b : IN STD_LOGIC; y: OUT STD_LOGIC); END and2; ARCHITECTURE one OF and2 IS BEGIN y= a and b;END one;（c）存盤。（a 我們編輯的VHDL文件擴(kuò)展名為vhd；b 保存的文件名必須和所定義的實(shí)體名相同。c 文件存盤的目錄不應(yīng)是根目錄或桌面，建議存放在Maxplus2目錄。）（2） VHDL程序的編譯編譯過程大致可以分以下幾個(gè)步驟：（a）若文件沒有打開，需首先打開要編譯的VHDL文件；（b）將目前的文件設(shè)置成工程文件；點(diǎn)擊File選項(xiàng)，光標(biāo)移到子菜單的Project項(xiàng)停留幾秒鐘，屏幕上會(huì)出現(xiàn)下一級(jí)菜單，點(diǎn)擊Set Project to Current File。將目前的文件設(shè)置成工程文件（c）打開編譯器；點(diǎn)擊主菜單MAX+plus/Compiler選項(xiàng)，屏幕上就出現(xiàn)編譯對(duì)話框。編譯器窗口（d）編譯開始前還應(yīng)確定源程序的版本。在編譯對(duì)話框打開情況下，點(diǎn)擊主菜單中的Interfaces/VHDL Netlist Reader Settings選項(xiàng)，就可在屏幕上顯示VHDL Netlist Reader Settings（網(wǎng)表閱讀器設(shè)置）對(duì)話框，有VHDL 1987或VHDL 1993版本可供我們選擇。點(diǎn)擊VHDL Version框中的VHDL 1993就可選擇相應(yīng)的版本。網(wǎng)表閱讀器設(shè)置源程序的版本設(shè)定（e）開始編譯；完成了上述編譯前的準(zhǔn)備及必要的設(shè)置工作，點(diǎn)擊編譯對(duì)話框中的Start按鈕，編譯即開始。在編譯過程中如果編譯器發(fā)現(xiàn)源程序語(yǔ)法有錯(cuò)就會(huì)自動(dòng)彈出錯(cuò)誤信息窗進(jìn)行提示。這時(shí)需回到文本編輯器，修改VHDL程序中的錯(cuò)誤，然后再繼續(xù)編譯直到全部正確為止。如果沒有錯(cuò)誤，編譯結(jié)束后會(huì)出現(xiàn)MAX+plus-Compiler信息窗：編譯信息窗口（3） VHDL程序的功能仿真仿真是為了驗(yàn)證我們所編寫的VHDL程序的功能是否正確。首先生成仿真波形文件（a）打開波形編輯器；點(diǎn)擊主菜單的MAX+plus/Waveform Editor選項(xiàng)，就可在屏幕上顯示波形編輯器窗口。在未輸入信號(hào)名以前，整個(gè)窗口是空白的。打開波形編輯器（b）確定仿真持續(xù)時(shí)間（File/End Time）。（c）選進(jìn)輸入輸出端口名；點(diǎn)擊主菜單Node/Enter Node fron SNF即可打開腳位接點(diǎn)對(duì)話框。在對(duì)話框左下角Type下面的選項(xiàng)選擇Inputs和outputs，點(diǎn)擊對(duì)話框右上角的List選項(xiàng)，則在Available Nodes & Groups列表欄中列出了所有輸入輸出端口名d1、d2和op。點(diǎn)擊對(duì)話框中間的=按鈕，將輸入輸出端口名選進(jìn)右側(cè)的Selected Nodes & Groups欄，然后點(diǎn)擊OK按鈕。則在波形編輯窗口顯示了輸入輸出端口名。選進(jìn)輸入輸出端口名賦值0賦值1賦值X賦值Z賦值取反時(shí)鐘信號(hào)賦值總線順序賦值總線賦值放大縮小將某段拖黑為了設(shè)定此段波形為高電平，用鼠標(biāo)拖黑，然后再按左側(cè)的賦1按鈕（d）編輯輸入信號(hào)波形；通過波形編輯器左側(cè)的信號(hào)設(shè)置工具欄可以進(jìn)行輸入信號(hào)的波形編輯。對(duì)于輸出信號(hào)波形，其最終值由仿真結(jié)果確定，我們可以把它設(shè)置為缺省值，例如設(shè)置為不定值或高阻值。編輯輸入信號(hào)波形（d）信號(hào)波形編輯完成后，需存盤為仿真使用，文件名采取默認(rèn)方式即可。打開仿真器；點(diǎn)擊主菜單MAX+plusSimulator項(xiàng)，此時(shí)彈出Simulator對(duì)話框。打開仿真器仿真器窗口點(diǎn)擊對(duì)話框的Start按鈕，仿真即開始。在仿真結(jié)束后打開仿真波形文件（點(diǎn)擊右下角的Open SCF按鈕）即可以顯示仿真結(jié)果。仿真結(jié)果例2 4選1數(shù)據(jù)選擇器的VHDL描述LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 isPORT (a,b,c,d : INSTD_LOGIC; s : IN STD_LOGIC_VECTOR(1 DOWNTO 0); z : OUTSTD_LOGIC);END mux41;ARCHITECTURE one OF mux41 IS BEGIN PROCESS (s ,a,b,c,d) BEGIN CASE s IS WHEN 00 = z z z zz= x; END CASE; END PROCESS;END one;例3 同步復(fù)位D觸發(fā)器的VHDL描述LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY d_ff isPORT (d,clk,reset : INSTD_LOGIC; q : OUTSTD_LOGIC);END d_ff;ARCHITECTURE one OF d_ff IS BEGIN PROCESS (clk) BEGIN IF clkEVENT AND clk=1 THEN IF reset=1 THEN Q=0; ELSE q=d; END IF; END IF; END PROCESS;END one;例4 十進(jìn)制計(jì)數(shù)器的VHDL描述LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY count10 isPORT (cp : INSTD_LOGIC; q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END count10;ARCHITECTURE one OF count10 ISSIGNAL count :STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp) BEGIN IF cpEVENT AND cp=1 THEN IF count =1001 THEN count =0000; ELSE count = count +1; END IF; END IF; END PROCESS; q= count;END one; 例5 4位基本寄存器的VHDL描述LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY registerb isPORT (cp,reset : INSTD_LOGIC; data : IN STD_LOGIC_VECTOR(3 DOWNTO 0);q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END registerb;ARCHITECTURE one OF registerb IS BEGIN PROCESS (cp) BEGIN IF cpEVENT AND cp=1 THEN IF reset=1 THEN q=0000; ELSE q= data; END IF; END IF; END PROCESS;END one;例6 半加器的VHDL描述LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY half ISPORT (a, b: IN std_LOGIC; s,co: OUT std_LOGIC);END half;ARCHITECTURE half1 OF half ISsignal c,d :std_logic;BEGIN c=a or b; d=a nand b; co=not d; s=c and d;end half1;半加器（英語(yǔ)：half adder）電路是指對(duì)兩個(gè)輸入數(shù)據(jù)位相加，輸出一個(gè)結(jié)果位和進(jìn)位，沒有進(jìn)位輸入的加法器電路。 是實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的加法運(yùn)算電路。例5 4位基本寄存器的VHDL描述寄存器在數(shù)字電路中，是用來存放二進(jìn)制數(shù)據(jù)或代碼的電路。寄存器是由具有存儲(chǔ)功能的觸發(fā)器組合起來構(gòu)成的。一個(gè)觸發(fā)器可以存儲(chǔ)一位二進(jìn)制代碼，存放N位二進(jìn)制代碼的寄存器，需要用N個(gè)觸發(fā)器來構(gòu)成。整個(gè)電路由四個(gè)模塊組成，其中包括時(shí)鐘脈沖、工作控制電路、寄存電路、和輸出及傳輸四個(gè)部份。時(shí)鐘脈沖是CP，CP是整個(gè)電路的控制時(shí)鐘；當(dāng)reset為低電平時(shí)，在時(shí)鐘CP上升沿時(shí)的作用下，并行數(shù)據(jù)data被送入相應(yīng)的輸出端q.例3 同步復(fù)位D觸發(fā)器的VHDL描述邊沿D觸發(fā)器歸納為以下幾點(diǎn)：1.邊沿D觸發(fā)器具有接收并記憶信號(hào)的功能，又稱為鎖存器；2.邊沿D觸發(fā)器屬于脈沖觸發(fā)方式； 3.邊沿D觸發(fā)器不存在約束條件和一次變化現(xiàn)象，抗干擾性能好，工作速度快。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY d_ff isPORT (d,clk,reset : INSTD_LOGIC; q : OUTSTD_LOGIC);END d_ff;ARCHITECTURE one OF d_ff IS BEGIN PROCESS (clk) BEGIN IF clkEVENT AND clk=1 THEN IF reset=1 THEN Q=0; ELSE q=d; END IF; END IF; END PROCESS;END one;例7 八進(jìn)制同步計(jì)數(shù)器引腳定義: reset 復(fù)位 en 計(jì)數(shù)控制 clk 時(shí)鐘 qa,qb,qc,qd 計(jì)數(shù)器輸出 LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count8 isport(clk,reset,en: in std_logic; qa,qb,qc,qd: out std_logic);end count8;architecture behave of count8 issignal count_4: std_logic_vector(3 downto 0);begin qa=count_4(0);