多路彩燈控制器的設(shè)計(jì) (2) 精品.doc

EDA技術(shù)與VHDL語(yǔ)言1 解決方案1.1 方案我用VHDL語(yǔ)言設(shè)計(jì)了一個(gè)十六路彩燈控制器，六種花型循環(huán)變化，有異步清零開關(guān)，并且可以選擇快慢兩種節(jié)拍。本控制電路采用VHDL語(yǔ)言設(shè)計(jì)。運(yùn)用自頂而下的設(shè)計(jì)思想，按功能逐層分割實(shí)現(xiàn)層次化設(shè)計(jì)。根據(jù)多路彩燈控制器的設(shè)計(jì)原理，將整個(gè)控制器分為兩個(gè)部分，分別為時(shí)序控制模塊和顯示控制模塊。時(shí)序控制模塊實(shí)現(xiàn)的功能是產(chǎn)生1/4和1/8的時(shí)鐘信號(hào)。顯示控制模塊中實(shí)現(xiàn)的六種花型分別為：101010101010101011001100110011001110001110001110111100001111000011111000001111101111110000001111整個(gè)電路僅有時(shí)序控制和顯示控制兩個(gè)模塊。1.2 說明我們可以從兩方面入手。先寫時(shí)序控制模塊，再寫顯示控制模塊。最后用例化語(yǔ)句。把他們結(jié)合在一起。實(shí)現(xiàn)元器件的組合。2 模塊設(shè)計(jì)及其功能描述2.1模塊功能描述時(shí)序控制模塊的功能是產(chǎn)生輸入脈沖的1/4分頻脈沖信號(hào)和1/8分頻脈沖信號(hào)，以此控制十六路彩燈的快慢節(jié)奏變化。時(shí)序模塊有3個(gè)輸入1個(gè)輸出。CHOOSE是控制彩燈變換快慢的。CHOOSE=1時(shí)，輸出1/4/分頻脈沖信號(hào)。CHOOSE=0時(shí)，輸出1/8分頻脈沖信號(hào)。CLK_IN是輸入的脈沖信號(hào)。RESET是置位信號(hào)。高電平有效。CLKOUT是輸出信號(hào)。顯示控制模塊的功能是使電路產(chǎn)生六種花型并且循環(huán)顯示，以此實(shí)現(xiàn)本次課程設(shè)計(jì)要求實(shí)現(xiàn)的多路彩燈控制器的花型循環(huán)顯示功能。顯示模塊有2輸入1個(gè)輸出。CLK是時(shí)鐘輸入信號(hào)。RESET是置位信號(hào)，高電平有效。Q是輸出信號(hào)，輸出6種彩燈變化。2.2時(shí)序控制模塊1.時(shí)序控制模塊文本輸入和截圖：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fenpin ISPORT(CHOOSE:IN STD_LOGIC;CLK:IN STD_LOGIC;RESET:IN STD_LOGIC;CLKOUT:OUT STD_LOGIC);END fenpin;ARCHITECTURE BEHAV OF fenpin ISSIGNAL CLLK:STD_LOGIC;BEGINPROCESS(CLK,RESET,CHOOSE)ISVARIABLE COUNT:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINIF RESET=1 THEN CLLK=0;COUNT:=000;ELSIF RISING_EDGE(CLK)THENIF CHOOSE=1 THENIF COUNT=011THEN COUNT:=000;CLLK=NOT CLLK;ELSECOUNT:=COUNT+1;END IF;ELSEIF COUNT=111THEN COUNT:=000;CLLK=NOT CLLK;ELSECOUNT:=COUNT+1;END IF;END IF;END IF;END PROCESS;CLKOUT=CLLK;END ARCHITECTURE BEHAV;2.時(shí)序控制模塊波形仿真截圖：2.3 顯示控制模塊1.時(shí)序控制模塊文本輸入和截圖：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY machine ISPORT(CLK:IN STD_LOGIC;RESET:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END machine;ARCHITECTURE BEHAV OF machine ISTYPE STATE IS(S0,S1,S2,S3,S4,S5,S6);SIGNAL CURRENT_STATE:STATE;SIGNAL QQ:STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINPROCESS(RESET,CLK)ISCONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):=1010101010101010;CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=1100110011001100;CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):=1110001110001110;CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):=1111000011110000;CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):=1111100000111110;CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=1111110000001111;BEGINIF RESET=1 THENCURRENT_STATEQQ=0000000000000000;CURRENT_STATEQQ=F1;CURRENT_STATEQQ=F2;CURRENT_STATEQQ=F3;CURRENT_STATEQQ=F4;CURRENT_STATEQQ=F5;CURRENT_STATEQQ=F6;CURRENT_STATE=S1;END CASE;END IF;END PROCESS;QC,CLK=CLK,RESET=RESET,CLKOUT=S1);U2:machine PORT MAP(CLK=S1,RESET=RESET,Q=Q);end one;2. 整體模塊RTL電路圖截圖：3.整體控制模塊波形仿真截圖：4 總 結(jié)此次EDA課程設(shè)計(jì)時(shí)間比較緊張。同學(xué)們因?yàn)閯側(cè)胧炙远疾辉趺磿?huì)用Quartus II 4.0這個(gè)軟件。通過我們不停的上網(wǎng)找資料，我終于大致了解了如何將整個(gè)系統(tǒng)根據(jù)不同的功能化分成模塊，再分別進(jìn)行設(shè)計(jì)，逐個(gè)攻破，最后再將其整合。用VHDL進(jìn)行設(shè)計(jì)，首先應(yīng)該理解，VHDL語(yǔ)言是一種全方位硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用VHDL“自頂向下”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡(jiǎn)單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。通過使用EDA編程既方便有快捷的實(shí)現(xiàn)了程序本次設(shè)計(jì)的程序已經(jīng)在硬件系統(tǒng)上得到了驗(yàn)證 ,實(shí)驗(yàn)表明 ,此設(shè)計(jì)方法能夠滿足多種不同花樣彩燈的變化要求 ,并且該方法便于擴(kuò)展不同變化模式的彩燈花樣。但是試驗(yàn)中也出現(xiàn)了一些不熟練的操作問題和一些復(fù)雜程序的不能完全理解都需要我在平時(shí)多學(xué)習(xí)，進(jìn)一步的完善自己。在實(shí)習(xí)中經(jīng)常會(huì)遇到一些自己可能暫時(shí)無(wú)法想明白的問題，請(qǐng)教同學(xué)或老師是很好的做法，節(jié)省時(shí)間也會(huì)從別人上上學(xué)到更多。在設(shè)計(jì)時(shí)和同學(xué)相互交流各自的想法也是很重要的，不同的人對(duì)問題的看法總有差異，我們可以從交流中獲得不同的思路，其他人的設(shè)計(jì)一定有比你出色的地方，很好的借鑒，并在大家的商討中