基于ISE的仿真

1、基于ISE的仿真在代碼編寫完畢后，需要借助于測(cè)試平臺(tái)來(lái)驗(yàn)證所設(shè)計(jì)的模塊是否滿足要求。ISE提供了兩種測(cè)試平臺(tái)的建立方法，一種是使用HDL Bencher的圖形化波形編輯功能編寫，另一種就是利用HDL語(yǔ)言。由于后者使用簡(jiǎn)單、功能強(qiáng)大，所以本節(jié)主要介紹基于Verolog語(yǔ)言的測(cè)試平臺(tái)建立方法。 1測(cè)試波形法 在ISE中創(chuàng)建testbench波形，可通過(guò)HDL Bencher修改，再將其和仿真器連接起來(lái)，再驗(yàn)證設(shè)計(jì)功能是否正確。首先在工程管理區(qū)將Sources for設(shè)置為Behavioral Simulation，然后在任意位置單擊鼠標(biāo)右鍵，在彈出的菜單中選擇“New Source”命令，然后選中

2、“Test Bench WaveForm”類型，輸入文件名為“test_bench”，點(diǎn)擊Next進(jìn)入下一頁(yè)。這時(shí)，工程中所有Verilog Module的名稱都會(huì)顯示出來(lái)，設(shè)計(jì)人員需要選擇要進(jìn)行測(cè)試的模塊。由于本工程只有一個(gè)模塊，所以只列出了test，如圖4-30所示。圖4-30 選擇待測(cè)模塊對(duì)話框用鼠標(biāo)選中test，點(diǎn)擊“Next”后進(jìn)入下一頁(yè)，直接點(diǎn)擊“Finish”按鍵。此時(shí)HDL Bencher程序自動(dòng)啟動(dòng)，等待用戶輸入所需的時(shí)序要求，如圖4-31所示。圖4-31 時(shí)序初始化窗口時(shí)鐘高電平時(shí)間和時(shí)鐘低電平時(shí)間一起定義了設(shè)計(jì)操作必須達(dá)到的時(shí)鐘周期，輸入建立時(shí)間定義了輸入在什么時(shí)候必須有

3、效，輸出有效延時(shí)定義了有效時(shí)鐘延時(shí)到達(dá)后多久必須輸出有效數(shù)據(jù)。默認(rèn)的初始化時(shí)間設(shè)置如下： 時(shí)鐘高電平時(shí)間（Clock High Time）：100ns 時(shí)鐘低電平時(shí)間（Clock Low Time）：100ns 輸入建立時(shí)間（Input Setup）：15ns 輸出有效時(shí)間（Output Valid）：15ns 偏移時(shí)間（Offset）：100ns 單擊“OK”按鈕，接受默認(rèn)的時(shí)間設(shè)定。測(cè)試矢量波形顯示如圖4-32所示。圖4-32 測(cè)試矢量波形接下來(lái)，初始化輸入（注：灰色的部分不允許用戶修改），修改的方法為：選中信號(hào)，在其波形上單擊，從該點(diǎn)擊所在周期開始，在往后所有的時(shí)間單元內(nèi)該信號(hào)電平反相。

4、點(diǎn)擊din信號(hào)前面的“+”號(hào)，在din7的第2個(gè)時(shí)鐘周期內(nèi)單擊，使其變高；在din6的第3個(gè)時(shí)鐘周期內(nèi)單擊，使其變高；同樣的方法修改din5din0信號(hào)，使其如圖4-33所示。圖4-33 初始化輸入然后將testbench文件存盤，則ISE會(huì)自動(dòng)將其加入到仿真的分層結(jié)構(gòu)中，在代碼管理區(qū)會(huì)列出剛生成的測(cè)試文件test_bench.tbw，如圖4-34所示。圖4-34 測(cè)試文件列表選中test_bench.tbw文件，然后雙擊過(guò)程管理區(qū)的“Simulate Behavioral Model”，即可完成功能仿真。同樣，可在“Simulate Behavioral Model”選項(xiàng)上單擊右鍵，設(shè)置仿真

5、時(shí)間等。例4-3的仿真結(jié)果如圖4-35所示。從中，可以看出，dout信號(hào)等于din信號(hào)加1，功能正確。 圖4-35 功能仿真結(jié)果 2測(cè)試代碼法 下面介紹基于Verilog語(yǔ)言建立測(cè)試平臺(tái)的方法。首先在工程管理區(qū)將“Sources for”設(shè)置為Behavioral Simulation，在任意位置單擊鼠標(biāo)右鍵，并在彈出的菜單中選擇“New Source”命令，然后選中“Verilog Test Fixture”類型，輸入文件名為“test_test”，再點(diǎn)擊“Next”進(jìn)入下一頁(yè)。這時(shí)，工程中所有Verilog Module的名稱都會(huì)顯示出來(lái)，設(shè)計(jì)人員需要選擇要進(jìn)行測(cè)試的模塊。 用鼠標(biāo)選中te

6、st，點(diǎn)擊“Next”后進(jìn)入下一頁(yè)，直接點(diǎn)擊“Finish”按鍵，ISE會(huì)在源代碼編輯區(qū)自動(dòng)顯示測(cè)試模塊的代碼： timescale 1ns / 1ps module test_test_v; / Inputs reg clk; reg 7:0 din; / Outputs wire 7:0 dout; / Instantiate the Unit Under Test (UUT) test uut ( .clk(clk), .din(din), .dout(dout) ); initial begin / Initialize Inputs clk = 0; din = 0; / Wait

7、100 ns for global reset to finish #100;/ Add stimulus here end endmodule 由此可見(jiàn)，ISE自動(dòng)生成了測(cè)試平臺(tái)的完整架構(gòu)，包括所需信號(hào)、端口聲明以及模塊調(diào)用的完成。所需的工作就是在initialend模塊中的“/ Add stimulus here”后面添加測(cè)試向量生成代碼。添加的測(cè)試代碼如下： forever begin #5; clk = !clk; if(clk = 1) din = din + 1; elsedin = din; end 完成測(cè)試平臺(tái)后。在工程管理區(qū)將“Sources for”選項(xiàng)設(shè)置為Behavioral Simulation，這時(shí)在過(guò)程管理區(qū)會(huì)顯示與仿真有關(guān)的進(jìn)程，如圖4-36所示。 圖4-36 選擇待測(cè)模塊對(duì)話框選中圖4-36中Xilinx ISE Simulator下的Simulate Behavioral Model項(xiàng)，點(diǎn)擊鼠標(biāo)右鍵，選擇彈出菜單的Properties項(xiàng)，會(huì)彈出如圖4-37所示的屬性設(shè)置對(duì)話框，最后一行的Simulation Run Time就是仿真時(shí)間的設(shè)置，可將其修改為任意時(shí)長(zhǎng)，本例采用默認(rèn)值。圖4-37 仿真過(guò)程示意圖 仿真參數(shù)設(shè)置完后，就可以進(jìn)行仿真了