組合邏輯電路的分析.ppt

1、6.1 組合邏輯電路的分析,1) 由邏輯圖寫出輸出端的邏輯表達式,2) 運用邏輯代數(shù)化簡或變換,3) 列真值表,4) 分析邏輯功能,已知邏輯電路,確定,邏輯功能,分析步驟,例 1：分析下圖的邏輯功能,1) 寫出邏輯表達式,2) 應用邏輯代數(shù)化簡,反演律,反演律,3) 列真值表,邏輯式,邏輯圖,邏輯表達式,例,最簡與或表達式,真值表,用與非門實現(xiàn),電路的輸出Y只與輸入A、B有關，而與輸入C無關。Y和A、B的邏輯關系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關系為與非運算的關系,電路的邏輯功能,6.1.2 組合邏輯電路的設計,設計步驟如下,真值表,電路功能描述,

2、例：用與非門設計一個舉重裁判表決電路。設舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴完全舉上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮,設主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表,1,窮舉法,1,2,2,邏輯表達式,3,卡諾圖,最簡與或表達式,化簡,4,5,邏輯變換,6,邏輯電路圖,3,化簡,4,1,1,1,Y,AB,AC,5,6,例1：設計一個三變量奇偶檢驗器。 要求: 當輸入變量A、B、C中有奇數(shù)個同時為“1”時，輸出為“1”，否則為 “0”。用“與非”門實現(xiàn),1)

3、列邏輯狀態(tài)表,2) 寫出邏輯表達式,取 Y=“1”( 或Y=“0” ) 列邏輯式,3) 用“與非”門構(gòu)成邏輯電路,在一種組合中，各輸入變量之間是“與”關系,各組合之間是“或”關系,由卡諾圖可知，該函數(shù)不可化簡,4) 邏輯圖,Y,C,B,A,0,1,0,1,0,例 2: 某工廠有A、B、C三個車間和一個自備電站，站內(nèi)有兩臺發(fā)電機G1和G2。G1的容量是G2的兩倍。如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和 G2均需運行。試畫出控制G1和 G2運行的邏輯圖,設：A、B、C分別表示三個車間的開工狀態(tài)： 開工為“1”，不開工為“0”； G

4、1和 G2運行為“1”，不運行為“0,1) 根據(jù)邏輯要求列狀態(tài)表,首先假設邏輯變量、邏輯函數(shù)取“0”、“1”的含義,邏輯要求：如果一個車間開工，只需G2運行即可滿足要求；如果兩個車間開工，只需G1運行，如果三個車間同時開工，則G1和 G2均需運行,開工,1,不開工,0,運行,1,不運行,0,1) 根據(jù)邏輯要求列狀態(tài)表,2) 由狀態(tài)表寫出邏輯式,或由卡圖諾可得相同結(jié)果,3) 化簡邏輯式可得,4) 用“與非”門構(gòu)成邏輯電路,5) 畫出邏輯圖,6.2.1 編碼器,把二進制碼按一定規(guī)律編排，使每組代碼具有一特定的含義，稱為編碼。 具有編碼功能的邏輯電路稱為編碼器,n 位二進制代碼有 2n 種組合，可以

5、表示 2n 個信息,要表示N個信息所需的二進制代碼應滿足 2n N,1 二進制編碼器,將輸入信號編成二進制代碼的電路,2n個,n位,1) 分析要求： 輸入有8個信號，即 N=8，根據(jù) 2n N 的關系，即 n=3，即輸出為三位二進制代碼,例：設計一個編碼器，滿足以下要求： (1) 將 I0、I1、I7 8個信號編成二進制代碼。 (2) 編碼器每次只能對一個信號進行編碼，不 允許兩個或兩個以上的信號同時有效。 (3) 設輸入信號高電平有效,2) 列編碼表,3) 寫出邏輯式并轉(zhuǎn)換成“與非”式,Y2 = I4 + I5 + I6 +I7,Y1 = I2+I3+I6+I7,Y0 = I1+ I3+ I

6、5+ I7,4) 畫出邏輯圖,將十進制數(shù) 09 編成二進制代碼的電路,2 二 十進制編碼器,表示十進制數(shù),列編碼表： 四位二進制代碼可以表示十六種不同的狀態(tài)，其中任何十種狀態(tài)都可以表示09十個數(shù)碼，最常用的是8421碼,寫出邏輯式并化成“或非”門和“與非”門,畫出邏輯圖,法二,十鍵8421碼編碼器的邏輯圖,當有兩個或兩個以上的信號同時輸入編碼電路，電路只能對其中一個優(yōu)先級別高的信號進行編碼,即允許幾個信號同時有效，但電路只對其中優(yōu)先級別高的信號進行編碼，而對其它優(yōu)先級別低的信號不予理睬,3 優(yōu)先編碼器,CT74LS4147 編碼器功能表,例:CT74LS147集成優(yōu)先編碼器(10線-4線,T4

7、147引腳圖,低電平 有效,集成優(yōu)先編碼器(8線-3線,為選通輸入端，低電平有效,編碼器工作,輸出均被鎖定在高電平,6.2.2 譯碼器和數(shù)字顯示,譯碼是編碼的反過程，它是將代碼的組合譯成一個特定的輸出信號,1 二進制譯碼器,狀 態(tài) 表,例：三位二進制譯碼器（輸出高電平有效,寫出邏輯表達式,邏輯圖,例：利用譯碼器分時將采樣數(shù)據(jù)送入計算機,總線,譯碼器工作,工作原理：(以A0A1= 00為例,0,總線,2-4線譯碼器,A,B,C,D,三態(tài)門,三態(tài)門,脫離總線,全為“1,工作原理：(以A0A1= 00為例,0,脫離總線,全為“1,雙 2/4 線譯碼器,A0、A1是輸入端,CT74LS139型譯碼器,

8、集成 3/8線譯碼器,16 15 14 13 12 11 10 9,1 2 3 4 5 6 7 8,74LS138,譯碼器才能處于譯碼狀態(tài)，否則譯碼器禁止譯碼,3 二-十進制顯示譯碼器,在數(shù)字電路中，常常需要把運算結(jié)果用十進制 數(shù)顯示出來，這就要用顯示譯碼器,1 1 0 1 1 0 1,低電平時發(fā)光,高電平時發(fā)光,2. 七段譯碼顯示器,七段顯示譯碼器狀態(tài)表,動畫,6.3 數(shù)據(jù)分配器和數(shù)據(jù)選擇器,在數(shù)字電路中，當需要進行遠距離多路數(shù)字 傳輸時，為了減少傳輸線的數(shù)目，發(fā)送端常通過 一條公共傳輸線，用多路選擇器分時發(fā)送數(shù)據(jù)到 接收端，接收端利用多路分配器分時將數(shù)據(jù)分配 給各路接收端，其原理如圖所示,

9、使能端,多路選擇器,多路分配器,6.3.1 數(shù)據(jù)選擇器,從多路數(shù)據(jù)中選擇其中所需要的一路數(shù)據(jù)輸出,例：四選一數(shù)據(jù)選擇器,輸出數(shù)據(jù),使能端,6.3.1 數(shù)據(jù)選擇器,真值表,邏輯表達式,地址變量,輸入數(shù)據(jù),由地址碼決定從路輸入中選擇哪路輸出,一、 4選1數(shù)據(jù)選擇器,邏輯圖,集成雙4選1數(shù)據(jù)選擇器74LS153,集成8選1數(shù)據(jù)選擇器74LS151,二、 8選1數(shù)據(jù)選擇器,74LS151的真值表,用2片CT74LS151型8選1數(shù)據(jù)選擇器構(gòu)成具有 16選1功能的數(shù)據(jù)選擇器,6.3.2 數(shù)據(jù)分配器,將一個數(shù)據(jù)分時分送到多個輸出端輸出,數(shù)據(jù)輸入,使能端,D,Y0,Y1,Y2,Y3,S,數(shù)據(jù)輸出端,確定芯片

10、是否工作,數(shù)據(jù)分配器的功能表,Y3 Y2 Y1 Y0,0 0 1,例：用集成 3/8線譯碼器構(gòu)成1路8路分配器,0,6.4 加法器,二進制,十進制：09十個數(shù)碼，“逢十進一,在數(shù)字電路中，常用的組合電路有加法器、編碼器、譯碼器、數(shù)據(jù)分配器和多路選擇器等。下面幾節(jié)分別介紹這幾種典型組合邏輯電路的基本結(jié)構(gòu)、工作原理和使用方法,在數(shù)字電路中，為了把電路的兩個狀態(tài) (“1”態(tài)和“0”態(tài))與數(shù)碼對應起來，采用二進制,二進制：0，1兩個數(shù)碼，“逢二進一,6.4 加法器P149,加法器: 實現(xiàn)二進制加法運算的電路,進位,不考慮低位 來的進位,要考慮低位 來的進位,6.4.1 半加器,半加：實現(xiàn)兩個一位二進制數(shù)相加，不考慮來自低位的進位,邏輯符號,半加器,半加器邏輯狀態(tài)表,邏輯表達式,6.4.2 全加器,全加：實現(xiàn)兩個一位二進制數(shù)相加，且考慮來自低位的進位,邏輯符號,全加器,1) 列邏輯狀態(tài)表,2) 寫出邏輯式,三）集成全加器,雙全加器外引線排列圖,二、 加法器,實現(xiàn)多位二進制數(shù)相加的電路，稱為加法器,一）四位串行加法器,根據(jù)進位的方式不同，有串行加法器和超前進位加法器,優(yōu)點：電路簡單，缺點速度慢,如,實質(zhì)：將進位用