VHDL必須掌握的知識點和相關例題整理

1、VHDL 總復習之必須要掌握的知識點和相關例題目錄VHDL 總復習之 必須要掌握的知識點和相關例題 11. VHDL 語言的基本設計實體和完整的 VHDL 語言程序的結構 22. 進程(PROCESS)語句的結構 23. VHDL 語言子程序的結構 2(1) . 過程( Procedure) 2(2) . 函數(shù)( Function ) 24. 過程與函數(shù)的主要區(qū)別 35. 進程和子程序中使用的語句 36. VHDL 語言中客體的概念及使用范圍 37. 信號和變量的區(qū)別及作用范圍 38. VHDL 語言的數(shù)據類型和運算操作 49. VHDL 語言構造體的三種描述方式 410. COMPONENT

2、 (元件)語句和 COMPONENT INSTANT (元件例示)語句的功能和書寫格式 511. VHDL語言的主要描述語句的功能、使用場合和語法格式 512. VHDL語言的命名規(guī)則 613. VHDL語言的數(shù)值類屬性描述 614. VHDL語言的信號屬性函數(shù) 715. 數(shù)值系統(tǒng)的定義方法，各種狀態(tài)的含義 716. 采用有限狀態(tài)機進行電路設計的基本方法 717. 仿真延時引入的原因和對并發(fā)語句仿真結果的影響 818. 邏輯綜合的概念與主要步驟 819. 運用 VHDL 語言和 FPGA 進行電路設計的主要步驟 8VHDL 的全稱以及利用 VHDL 設計硬件電路所具有的特點Very High

3、Speed Integrated Circuit Hardware Description Language（超高速集成電路硬件描述語言）（ 1） 設計文件齊全、方法靈活、支持廣泛（ 2） 系統(tǒng)硬件描述能力強（3）VHDL語言可以與工藝無關編程（ 4） VHDL 語言標準、規(guī)范、易于共享和復用1. VHDL 語言的基本設計實體和完整的 VHDL 語言程序的結構一個VHDL語言的基本設計實體由實體說明和構造體兩個部分構成；一個完整的VHDL語言程序包含 5個部分：實體、構造體、配置、包集合 （程序包 ）和庫。2. 進程（PROCESS語句的結構主要特點：并發(fā)語句，由敏感信號量啟動；內部的語句順序

4、執(zhí)行，進程不能嵌套。3. VHDL 語言子程序的結構VHDL 語言子程序有兩種類型： 過程、函數(shù)（1）. 過程（ Procedure）在程序包中定義的格式（用戶自定義過程的設計方法） ：PACKAGE 包集合名ISPROCEDURE過程名（參數(shù) 1,參數(shù)2,） END 包集合名 ;PACKAGE BOD包集合名ISPROCEDURE過程名（參數(shù) 1，參數(shù)2,）IS 定義語句 BEGIN 順序處理語句 ;END 過程名 ;END 包集合名 ;過程調用的方法：過程名（參數(shù) 1，參數(shù)2,）; 過程調用語句屬于并發(fā)語句。（2）. 函數(shù)（ Function ）在程序包中定義的格式（用戶自定義函數(shù)的設計方

5、法） ：PACKAGED集合名ISFUNCTION 函數(shù)名（參數(shù) 1,參數(shù)2,）RETURN 數(shù)據類型名END 包集合名 ;PACKAGE BOD包集合名ISFUNCTION函數(shù)名（參數(shù) 1,參數(shù)2,）RETURN 數(shù)據類型名 IS（ 變量 ） 定義語句 BEGIN 順序處理語句 ;RETURN 變量名 ;END 函數(shù)名 ;END 包集合名 ;函數(shù)調用的方法：出現(xiàn)于語句的表達式中。4. 過程與函數(shù)的主要區(qū)別函數(shù)只包含有輸入參數(shù),只有一個返回值；過程即包含有輸入參數(shù),也包含輸出參數(shù)或輸入輸出參數(shù),可以有多個返回值,這些返回值通過過程中定義的輸出參數(shù)帶回。5. 進程和子程序中使用的語句進程中和子程

6、序的所有語句按順序執(zhí)行, 只能使用順序描述語句。6. VHDL 語言中客體的概念及使用范圍VHDL語言中可以賦予一個值的對象稱為客體； 客體主要包括三種：信號、常數(shù)、變量； 信號和常數(shù)為全局量,變量為局部量。7. 信號和變量的區(qū)別及作用范圍信號和變量值的代入不僅形式不同,而且操作過程也不相同。變量的賦值使用賦值符 “:= ” ,信號的代入使用代入符“ := ”。變量的賦值在賦值語句執(zhí)行時立即生效,信號的代 入在代入語句執(zhí)行時并不立即發(fā)生,代入語句的處理和實際的代入過程是分開進行的。實 際的代入過程在進程（PROCES）或子程序（SUBPROGRAM!句執(zhí)行完畢時發(fā)生，與代入語 句的處理存在延時

7、。變量是局部量,作用范圍是進程和子程序；信號是全局量,作用范圍是構造體、實體 和程序包。例：ARCHITECTURE behave OF xinhao ISP1:PROCESS(A,B,C,D)BEGIND=A;X = B+D;D=C;Y = B+D;END PROCESS ;ARCHITECTURE behave OF xinhao_bianliang ISP2： PROCESS(A,B,C)VARIABLE D : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIND:=A;X = B+D;D:=C;Y = A+D;END PROCESS;P1 的運行結果：X = B+

8、C , Y = B+CP2 的運行結果：X = B+A , Y = B+C8. VHDL 語言的數(shù)據類型和運算操作1) VHDL語言具有十種標準的數(shù)據類型2) 用戶定義的數(shù)據類型包括枚舉類型、 數(shù)組類型 、記錄類型等 枚舉數(shù)據類型的定義方法：TYPE數(shù)據類型名IS (元素，元素，)3) VHDL語言共有4類運算操作：邏輯運算 (Logical)關系運算 (Relational)算術運算 (Arithmetic)并置運算 (Concatenation)9. VHDL 語言構造體的三種描述方式行為描述方式 寄存器傳輸(數(shù)據流)描述方式 結構化描述方式10. COMPONENT （元件）語句和 CO

9、MPONENT-INSTANT （元件例示)語句的功能和書寫格式 元件語句是最基本的描述語句，在構造體中用來(說明)調用已設計好的邏輯描述模 塊 即元件( COMPONE)NT ；COMPONEN元 件名GENERICPORTEND COMPONENT說明； 說明；元件例示語句是在構造體的結構描述中不可缺少的一個基本語句，該語句將現(xiàn)成元件 的端口信號映射成高層次設計電路中的信號，用來在構造體中產生一個現(xiàn)成元件的實例。標號名：元件名 GENERIC MAP (參數(shù)，參數(shù)，) PORT MA(信號，信號，)1 1 . VHDL 語言的主要描述語句的功能、使用場合和語法格式(1)主要的并發(fā)語句? 進

10、程? 信號代入語句? 過程調用語句? 塊語句? 元件例示語句 (Component Instant)? 生成語句 (Generate)( 2 )主要的順序語句? WAIT語句? 信號代入語句? 變量賦值語句? IF 語句? CASE 語句?循環(huán)語句(FOR循環(huán)，WHILE循環(huán))注意：GENERATE生成)語句和 COMPONE-TNSTANT (元件例示)語句是并發(fā)語句例：八位行波計數(shù)器的設計LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dffr ISPORT ( clk,clr,d: IN STD_LOGIC;q,qb : OUT STD_L

11、OGIC);END dffr;ARCHITECTURE one OF dffr ISSIGNAL qin: STD_LOGIC;BEGINq = qin;qb = NOT qin;PROCESS( clk,clr)BEGINIF clr=1THENqin = 0;ELSIF clkEVENT AND clk=1THENqin = d;END IF;END PROCESS;END one;ENTITY rplcont ISPORT ( clk,clr: IN STD_LOGIC;count : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END rplcont;ARCHIT

12、ECTURE one OF rplcont ISSIGNAL cntints: STD_LOGIC_VECTOR(8 DOWNTO 0); COMPONENT dffr ISPORT ( clk,clr,d: IN STD_LOGIC;q,qb : OUT STD_LOGIC);END COMPONENT;BEGINcntints(0)cntints(i),clr=clr, d=cntints(i+1),q=count(i),qb=cntints(i+1);END GENERATE;END one;12. VHDL 語言的命名規(guī)則，名字的最后也不能注意：名字的最前面應該是英文字母，不能連續(xù)使用

13、下劃線 使用 _。13. VHDL 語言的數(shù)值類屬性描述數(shù)值類屬性用來得到數(shù)組、一般數(shù)據或程序塊的有關值。 例：? T LEFT得到數(shù)值類或子類區(qū)間的最左端的值? T RIGHT得到數(shù)值類或子類區(qū)間的最右端的值? T HIGH得到數(shù)值類或子類區(qū)間的高端值? T LOW得到數(shù)值類或子類區(qū)間的低端值14. VHDL 語言的信號屬性函數(shù)此類描述函數(shù)用于獲得信號的行為信息。例：? sEVENT 如果事件發(fā)生，則返回“真”值，否則返回“假”值。? sLAST_EVENT 返回從前一個事件發(fā)生到現(xiàn)在所經歷的時間值。? s LAST_VALUE 返回信號最后一次改變以前的值。15. 數(shù)值系統(tǒng)的定義方法，各種

14、狀態(tài)的含義例：九態(tài)數(shù)值系統(tǒng)由三種強度值和三種邏輯值組成：強度值： Z - 高阻強度， R - 電阻強度， F- 強強度邏輯值：0 - 邏輯“ 0”，1 - 邏輯“ 0”，X -邏輯“ X” 即： Z0 ， Z1， ZX， R0， R1， RX， F0， F1， FX 可用枚舉數(shù)據類型加以定義：例：四態(tài)數(shù)值系統(tǒng)的定義TYPE fourstate IS （ X， 0， 1 ， Z ）；16. 采用有限狀態(tài)機進行電路設計的基本方法有限狀態(tài)機分為兩類：Moore 型輸出信號僅與當前狀態(tài)有關Mealy 型輸出信號不僅與當前狀態(tài)有關，還與所有的輸入信號有關為了使綜合工具可以將一個完整的 VHDL 源代碼識

15、別為有限狀態(tài)機，必須還要遵循一 定的描述規(guī)則規(guī)定，一個有限狀態(tài)機的描述應該包括以下內容：至少包括一個狀態(tài)信號，它們用來指定有限狀態(tài)機狀態(tài)。狀態(tài)轉移指定和輸出指定，它們對應于控制步的轉移條件。時鐘信號，它是用來進行同步的。同步或異步復位信號。描述方法：（1 ）三進程描述1. 狀態(tài)邏輯描述； 2.狀態(tài)寄存器描述； 3.輸出邏輯描述。（2）雙進程描述1. 一個進程描述三個中的任何兩個；2.另外一個用一個進程（3）單進程描述狀態(tài)邏輯，狀態(tài)寄存器，輸出邏輯描述合用一個進程。 狀態(tài)機中的狀態(tài)可用枚舉數(shù)據類型數(shù)據進行定義。17. 仿真延時引入的原因和對并發(fā)語句仿真結果的影響用軟件平臺進行仿真，實際上對 VH

16、DL的“并發(fā)語句”也只能逐條地加以執(zhí)行（處理）為了使語句的執(zhí)行與硬件動作的結果一致，而與語句的順序無關，就必須引入 延時，這樣，軟件就可按照電路的實際結構確定仿真順序，仿真也就真實地模擬了硬件的動作，并 且其仿真結果與語句的順序無關。因此，在進行VHDL程序設計時，對于構造體中的并發(fā)語句，設計者可以完全不考慮語句的順序。18. 邏輯綜合的概念與主要步驟邏輯綜合就是將較高抽象層次的描述轉換為較低抽象層次的描述一種方法（或者說過程）。就現(xiàn)有的邏輯綜合工具而言，所謂就是將RTL級的描述轉換為門級網表的過程。主要步驟如下：1. RTL 描述轉換為非優(yōu)化的布爾等式描述2. 布爾等式優(yōu)化3. 門級網表映射

17、19. 運用VHDL語言和FPGA進行電路設計的主要步驟1 .VHDL程序設計2. VHDL程序編譯3. VHDL程序仿真4. 生成網表文件(含器件選擇、端口分配，第二次編譯)5. 下載FPGA器件例： 1-365 進制計數(shù)器( 計數(shù)器結果由三個 4 位二進制數(shù)輸出 ,且計數(shù)器由時鐘的上升沿觸 發(fā), 計數(shù)器滿時輸出進位(溢出)脈沖，重新計數(shù)。 ) 計數(shù)范圍： 0-364, 或 1-365 均可 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY bcd365count ISPORT (

18、clk,clr:IN STD_LOGIC;bcd1n :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); bcd10n :OUT STD_LOGIC_VECTOR(3 DOWNTO 0); bcd100n:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);co :OUT STD_LOGIC:=0);END bcd365count;ARCHITECTURE one OF bcd365count ISSIGNAL bcd1ns,bcd10ns,bcd100ns:STD_LOGIC_VECTOR(3 DOWNTO 0);gp:PROCESS(clk,clr)BEGINIF clr =0 THENbcd1ns = 0001;ELSIF (clkEVENT AND clk=1)THENIF (bcd100ns=3 AND bcd10ns=6 AND bcd1ns=5) THEN bcd1ns = 0001;ELSIF bcd1ns=9 THENbcd1ns = 0000;ELSEbcd1ns = bcd1ns+1;END IF;END IF;END PROCESS;sp:PROCESS(clk,clr)BEGINIF clr =