EDA課程設(shè)計說明書

1、唐 山 學(xué) 院 EDA技術(shù) 課 程 設(shè) 計 題 目 出租車計費器設(shè)計 系 (部) 信息工程系 班 級 10通信工程2班 姓 名 魏漢武 學(xué) 號 指導(dǎo)教師 申彥春、姚明林 2012 年 12 月 24 日至 12 月 28 日 共 1 周 EDA技術(shù) 課程設(shè)計任務(wù)書一、設(shè)計題目、內(nèi)容及要求 設(shè)計題目：出租車計費器設(shè)計內(nèi)容及要求：（1）按行駛里程收費，起步價為6.00元，當(dāng)里程小于3公里時，按照起步價計費，車行駛超過3公里后按1.2元/公里收費，停車等待累積時間超過2分鐘，按照每分鐘1.5元計費。（2）實現(xiàn)車輛行駛的模擬：能模擬汽車的啟動，停止，暫停等狀態(tài)。（3）計費器顯示部分設(shè)計：用LED數(shù)碼管

2、實時顯示車費和汽車行駛里程，用兩位數(shù)字顯示汽車行駛里程，顯示方式為“XX”，單位為km。計程范圍為099km，計程分辨率為1km；用五位數(shù)字顯示總費用，顯示方式為“XXX.X”，單價為元。計價范圍為0999.9元，計價分辨率為0.1元。設(shè)計要求：（1）根據(jù)任務(wù)要求確定電路各功能模塊； （2）寫出設(shè)計程序；（3）分析時序仿真結(jié)果； （4）提交設(shè)計總結(jié)。二、設(shè)計原始資料 Quartus軟件；EDA實驗箱；計算機一臺；三、要求的設(shè)計成果（課程設(shè)計說明書、設(shè)計實物、圖紙等）課程設(shè)計說明書1份，不少于2000字，應(yīng)包含設(shè)計原理分析、相關(guān)軟件介紹、仿真波形分析，實驗箱下載驗證等。四、進程安排周1-周3：

3、查閱資料，上機編寫并調(diào)試設(shè)計程序；周4：整理、撰寫說明書；周5：課程設(shè)計答辯并提交設(shè)計說明書。五、主要參考資料1.Voknei A.Pedroni.VHDL數(shù)字電路設(shè)計教程.電子工業(yè)出版社，2008.52.潘松，黃繼業(yè).EDA技術(shù)實用教程（第二版）.科學(xué)出版社，2005.23.焦素敏.EDA應(yīng)用技術(shù).清華大學(xué)出版社，2002.4指導(dǎo)教師（簽名）：教研室主任（簽名）：課程設(shè)計成績評定表出勤情況出勤天數(shù) 缺勤天數(shù)成績評定出勤情況及設(shè)計過程表現(xiàn)（20分）課設(shè)答辯（20分）設(shè)計成果（60分）總成績（100分）提問（答辯）問題情況綜合評定 指導(dǎo)教師簽名： 年 月 日目 錄1引言12出租車計價器設(shè)計22.

4、1出租車計價器的設(shè)計原理22.2各模塊功能模塊設(shè)計32.2.1分頻模塊32.2.2計量模塊32.2.3控制模塊32.2.4計費模塊42.2.5譯碼顯示模塊42.2.6頂層模塊42.3硬件仿真53總結(jié)6參考文獻7附錄81引言本設(shè)計是一個簡易的出租車計費系統(tǒng)，實現(xiàn)計價功能，計費標準為按行程里程收費，起步價為6.00元，當(dāng)里程小于3公里時，按照起價計費，車行超過3公里后在按1.2元/公里收費，等待累積時間超過2min，按照每分鐘1.5元計費。能模擬汽車的啟動，停止，暫停等狀態(tài)。并用LED數(shù)碼管實時顯示車費和汽車行駛里程，用兩位數(shù)字顯示汽車行駛里程，顯示方式為“XX”，單位為km。計程范圍為099km

5、，計程分辨率為1km；用五位數(shù)字顯示總費用，顯示方式為“XXX.X”，單價為元。計價范圍為0999.9元，計價分辨率為0.1元。此計費器要設(shè)有一個由司機控制的整體復(fù)位控制。本設(shè)計采用VHDL硬件描述語言作為設(shè)計手段，采用自頂向下的設(shè)計思路，得到一種出租車計價系統(tǒng)的軟件結(jié)構(gòu)，通過Quartus軟件下進行仿真，證明所設(shè)計的電路系統(tǒng)完成了出租車計價的功能，各項指標符合設(shè)計要求。 本次課程設(shè)計可以熟練掌握了課本上的一些理論知識，課程設(shè)計也是一個學(xué)習(xí)新知識、鞏固加深所學(xué)課本理論知識的過程，它培養(yǎng)了我們綜合運用知識的能力，獨立思考和解決問題的能力。加深我們對VHDL數(shù)字電路設(shè)計教程的理解。 2出租車計價器

6、設(shè)計本設(shè)計是一種采用FPGA芯片進行出租車計費器，主要分為分頻模塊、計量模塊、計費模塊、控制模塊等模塊，利用FPGA的可編程性，簡潔又多變的設(shè)計方法，縮短了研發(fā)周期。主要采用了FPGA芯片，使用VHDL語言進行編程，使其具有了更強的移植性，更加利于產(chǎn)品的升級。2.1出租車計價器的設(shè)計原理根據(jù)設(shè)計要求，系統(tǒng)的輸入信號clk，計價開始信號Start，等待信號Stop，里程脈沖信號fin。系統(tǒng)得輸出信號有：總費用數(shù)cha0 cha3，行駛距離km0 km1，等待時間min0 min1 等。系統(tǒng)有兩個脈沖輸入信號clk_120、fin，其中clk_120將根據(jù)設(shè)計要求分頻成12Hz、15Hz和1Hz分

7、別作為公里計費和超時計費的脈沖。兩個控制輸入開關(guān)start、stop；控制過程為：start作為計費開始開關(guān)，當(dāng)start為高電平時，系統(tǒng)開始根據(jù)輸入的情況計費。當(dāng)有乘客上車并開始行駛時，fin脈沖到來，進行行駛計費，此時的stop需要置為0；如需停車等待，就把stop變?yōu)楦唠娖?，并去除fin輸入脈沖，進行等待計費；當(dāng)乘客下車且不等待時，將stop和fin同時置為0,來讀取最終的行駛路程數(shù)、等待時間與最后的總費用，直接將start置為0，系統(tǒng)停止工作；價格開始歸為起步價6.00元。整個設(shè)計由分頻模塊、計量模塊、計費模塊、控制模塊等四個部分組成。其中計量模塊是整個系統(tǒng)實現(xiàn)里程計數(shù)和時間計數(shù)的重要

8、部分；控制模塊是實現(xiàn)不同計費方式的選擇部分，根據(jù)所設(shè)計的使能端選擇是根據(jù)里程計費還是根據(jù)等待時間計費；同時設(shè)計通過分頻模塊產(chǎn)生不同頻率的脈沖信號來實現(xiàn)系統(tǒng)的計費。計量模塊采用1Hz的驅(qū)動信號，計費模塊采用12Hz、15Hz的驅(qū)動信號；計量模塊每計數(shù)一次，計費模塊就實現(xiàn)12次或者15次計數(shù)，即為實現(xiàn)計時的1.5 元/min、計程時的1.2元/km的收費。組成框圖如圖2-1所示： 圖2-1 系統(tǒng)結(jié)構(gòu)框圖2.2各模塊功能模塊設(shè)計2.2.1分頻模塊由于試驗箱上沒有12Hz和15Hz的整數(shù)倍時鐘信號，因此我們采用頻率較大的750khz進行分頻，以近似得到12Hz、15Hz和1Hz的時鐘頻率。本設(shè)計中通過

9、以上三種不同頻率的脈沖信號實現(xiàn)在計程車在行駛、等待兩種情況下的不同計費。分頻模塊元件如圖2-2所示：圖2-2 分頻模塊元件圖2.2.2計量模塊計量模塊主要完成計時和計程功能。計時部分：計算乘客的等待累積時間，當(dāng)?shù)却龝r間大于2min時，本模塊中en1使能信號變?yōu)?；當(dāng)clk1每來一個上升沿，計時器就自增1,計時器的量程為59min，滿量程后自動歸零。計程部分：計算乘客所行駛的公里數(shù)，當(dāng)行駛里程大于3km時，本模塊中en0使能信號變?yōu)?；當(dāng)clk1每來一個上升沿，計程器就自增1,計程器的量程為99km，滿量程后自動歸零。Start置1程序始終處于計費狀態(tài)，當(dāng)fin脈沖到來時k0和k1進入計程狀態(tài)，

10、且k0每次滿9就向k1進位，超過3km時en0就變?yōu)楦唠娖?；同理，?dāng)stop由0置為1時開始由計程進入等待狀態(tài)，fin脈沖歸為0里程計數(shù)停止，等待時間開始計時，m0每次滿9就向m1進位，超過2min時en1就變?yōu)楦唠娖健?.2.3控制模塊本模塊主要是通過計量模塊產(chǎn)生的兩個不同的輸入使能信號en0、en1，對兩個分頻模塊輸出的12Hz、15Hz的脈沖進行選擇輸出的過程；本模塊實現(xiàn)了雙脈沖的二選一；最終目的為了計費模塊中對行駛過程中不同的時段進行計價。2.2.4計費模塊當(dāng)計費信號Start一直處于高電平即計費狀態(tài)時，本模塊根據(jù)控制模塊選擇出的信號從而對不同單價的時段進行計費。即行程在3km內(nèi)，而且

11、等待累積時間小于2min則為起步價6元;3km以外每公里按1.2元計費，等待時間超過2min，則按每分鐘1.5元計費。c0、c1、c2、c3分別表示費用的顯示。由圖可知當(dāng)處于計費狀態(tài)時，隨著clk2的高電平的到來，計費起步價為6元。c0滿9向c1進位，c1滿9向c2產(chǎn)生進位，依次逐級進位從而完成計費功能。2.2.5譯碼顯示模塊譯碼顯示模塊完成計價、計時和計程數(shù)據(jù)顯示。計費數(shù)據(jù)送入譯碼顯示模塊進行譯碼，最后送至以百元、十元、元、角為單位對應(yīng)的數(shù)碼管上顯示。計時數(shù)據(jù)送入譯碼顯示模塊進行譯碼，最后送至以分為單位對應(yīng)的數(shù)碼管上顯示。計程數(shù)據(jù)送入譯碼顯示模塊進行譯碼，最后送至以km為單位的數(shù)碼管上顯示。

12、由于本次課程設(shè)計所用實驗箱上自帶數(shù)碼管譯碼顯示電路，因此不需再寫譯碼程序，選定模式直接管腳鎖定在對用的數(shù)碼管上即可實現(xiàn)。2.2.6頂層模塊本模塊用圖形輸入法實現(xiàn)出租車的計費器系統(tǒng)設(shè)計，將各個模塊組合在一起。程序最終功能實現(xiàn)仿真波形如圖2-11所示圖2-11 程序最終仿真波形圖由圖中可以看出，當(dāng)fin脈沖信號到來時，實現(xiàn)了行駛計費,當(dāng)行駛里程超過三公里，則再按每公里1.2元計費；當(dāng)stop為高電平，即進入等待計時收費；當(dāng)?shù)却龝r間超過2min時，每過一分鐘加1.5元，即為實現(xiàn)每等一分鐘收費1.5元。當(dāng)stop為電平時所有數(shù)值清零，只顯示初始值6元，但本次仿真中等待時間為9分鐘，行駛里程為20km,

13、應(yīng)收取費用值為36.9元。結(jié)果驗證：出租車的起步價是6元，收費為6+（20-3）*1.2+(9-2)*1.5=36.9元。仿真結(jié)果于計算結(jié)果相同，所以仿真結(jié)果正確。2.3硬件仿真在QuartusII軟件中仿真成功，現(xiàn)在下載到試驗箱上以驗證其功能。實驗中采用萬用模式模式五，程序中各個端口鎖定到試驗箱上對應(yīng)的管腳下載驗證。最后得數(shù)碼管顯示計時、計程和計費數(shù)據(jù)如圖2-13所示：圖2-13 硬件仿真結(jié)果由上可知等待時間為4分鐘，行駛公里數(shù)為4公里。根據(jù)設(shè)計要求計算所得費用為：6元+（4km-3km）*1.2元/km+(4min-2min)*1.5元/min=6+1.2+3=10.2元，與試驗箱上所得結(jié)

14、果相同，仿真下載成功。3總結(jié)通過為期1周的課程設(shè)計，出租車計價器系統(tǒng)的設(shè)計已基本完成，能按預(yù)期的效果模擬汽車啟動、等待、停止、復(fù)位等功能，并顯示車費數(shù)目等待時間及行駛路程。出租車計費系統(tǒng)的設(shè)計中體現(xiàn)了VHDL覆蓋面廣，描述能力強，是一個多層次的硬件描述語言及CPLD器件速度快，使用方便，便于修改等特點，本設(shè)計在實用方面具有一定的價值。通過不斷的編寫與嘗試，遇到問題，討論問題，解決問題，使我對VHDL數(shù)字電路設(shè)計教程這門學(xué)科有了更系統(tǒng)的認識。在這次課程設(shè)計中我熟練地掌握了VHDL語言中的并行語句與順序語句的應(yīng)用、區(qū)別與聯(lián)系；從根本上了解了信號與變量之間的區(qū)別；熟練掌握并應(yīng)用了有限狀態(tài)機與元件例化

15、的方法；鍛煉了我的獨立思考能力，培養(yǎng)了我敢于創(chuàng)新的思想：讓我學(xué)會了團結(jié)同學(xué)、互幫互助、在討論中提煉真知。在本次設(shè)計中還存在很多不足，可以改進的地方目前有以下幾點:一、該設(shè)計雖然實現(xiàn)了基本的計費和計程，但是很多問題并沒有解決，如本設(shè)計只實了一種車速的計費。若要實現(xiàn)出租車的不同檔位下的計程計費，還需要進一步討論。二、該設(shè)計智能化水平較低，啟動、等待、復(fù)位等信號需要人為輸入，若在實際中出現(xiàn)操作偏差，會導(dǎo)致計費不準確。通過此次課程設(shè)計，我們更進一步的深入了解了VHDL設(shè)計語言，并在使用過程中對它有了更深的體會。對編程過程中可能遇到的問題有了一定的了解和解決方法，在理論學(xué)習(xí)和編程練習(xí)以及硬件測試方面都獲

16、得了較大的收獲，對于今后進行程序設(shè)計有很大的幫助。最后在此再次向帶領(lǐng)我們這次課程設(shè)計的老師說聲：謝謝！ 參考文獻1.Voknei A.Pedroni.VHDL數(shù)字電路設(shè)計教程.電子工業(yè)出版社，2008.52.潘松，黃繼業(yè).EDA技術(shù)實用教程（第二版）.科學(xué)出版社，2005.23 孟慶海,張洲.VHDL基礎(chǔ)及經(jīng)典實例開發(fā).西安：西安交通大學(xué)出版社，2008.44 劉江海.EDA技術(shù)課程設(shè)計.華中科技大學(xué)出版社，2009.55 蔣小燕，余偉鈞，張立臣. EDA技術(shù)及VHDL.2008.12.6 焦素敏.EDA應(yīng)用技術(shù).清華大學(xué)出版社，2002.4附錄-分頻模塊源程序：library ieee;us

17、e ieee.std_logic.1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity fenpin isport ( clk_240:in std_logic; -系統(tǒng)時鐘 clk_12:buffer std_logic; -12分頻 clk_15:buffer std_logic; -15分頻 clk_1:buffer std_logic); -1分頻end fenpin;architecture fenpin of fenpin is signal q_12:integer range 0

18、 to 9; - 定義中間信號量 signal q_15:integer range 0 to 7; signal q_1:integer range 0 to 119; begin process(clk_240) beginif (clk_240event and clk_240=1 )then if q_12=9 then q_12=0;clk_12=not clk_12; else q_12=q_12+1; end if; -得12hz頻率信號if q_15=7 then q_15=0;clk_15=not clk_15; else q_15=q_15+1; end if; -得15h

19、z頻率信號if q_1=119 then q_1=0;clk_1=not clk_15; else q_1=q_1+1;end if; -得1hz頻率信號 end if; end process;end fenpin;-計量模塊源程序：library ieee;use ieee.std_logic.1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity jiliang isport( start: in std_logic; -計費開始信號 fin: in std_logic; -里程脈沖信號st

20、op: in std_logic; -行駛中，中途等待信號clk_1: in std_logic; -驅(qū)動脈沖en1,en0:buffer std_logic; -計費單價使能信號 k1,k0: buffer std_logic_vector(3 downto 0); -行駛公里計數(shù) m1,m0: buffer std_logic_vector(3 downto 0); -等待時間計數(shù)end jiliang;architecture rt2 of jiliang issignal w:integer range 0 to 59; -計時范圍059 beginprocess(clk_1)begi

21、nif clk_1event and clk_1=1 then if start=0 then w=0;en1=0;en0=0;m1=0000;m0=0000;k1=0000;k0=0000;elsif stop=1 then -計時開始信號 if w=59 then w=0;else w=w+1;end if; if m0=1001 then m0=0000; if m1=0101 then m1=0000;else m1=m1+1;end if;else m0=m0+1;end if; if stop=1 then en0then en1=1; -若等待時間大于2min則en1置1 els

22、e en1=0; end if;end if;elsif fin=1 then -里程計數(shù)開始 if k0=1001 then k0=0000; if k1=1001 then k1=0000; -計程范圍099else k1=k1+1;end if;else k0=k0+1;end if; if stop=0 then en1 then en0=1; -若行駛里程大于3km則en0置1 else en0=0; end if; end if; end if; end if;if stop=0 and fin=0then en0=0;en1=0;end if;end process;end rt

23、2;-控制模塊源程序：library ieee;use ieee.std_logic.1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity kongzhi isport(en0,en1:in std_logic; -使能選擇信號 clk_12:in std_logic; -12分頻輸入信號 clk_15:in std_logic; -15分頻輸入信號 clk_out:out std_logic); -輸出信號 end kongzhi;architecture rt3 of kongzhi isb

24、eginprocess(en0,en1)begin if en0=1 then -實現(xiàn)二選一功能 clk_out=clk_15; elsif en1=1 then clk_out=clk_12;else clk_out= null; end if; end process;end rt3;-計費模塊源程序library ieee;use ieee.std_logic.1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity jifei isport(clk2:in std_logic; -計費驅(qū)動信

25、號 start: in std_logic; -計費開始信號 c0,c1,c2,c3: buffer std_logic_vector(3 downto 0);end jifei;architecture rt4 of jifei isbeginprocess(clk2,start)begin if start=0 then c3=0000;c2=0000;c1=0110;c0=0000; -起步價6元 elsif clk2event and clk2=1 then if c0=1001 then c0=0000; if c1=1001 then c1=0000; if c2=1001 the

26、n c2=0000; if c3=1001 then c3=0000; -計價范圍0999.9元 else c3=c3+1; end if; else c2=c2+1; end if; else c1=c1+1; end if; else c0=c0+1; end if; end if;end process;end rt4;library ieee;use ieee.std_logic.1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity chuzuchejifeiqi isport(clk_750k:in std_logic;start:in std_logic;fin:in std_logic;stop:in std_logic);end chuzuchejifeiqi;architecture chuzuchejifeiqi of chuzuchejifeiqi iscomponent finpin isport ( clk_240:in std_logic; -系統(tǒng)時鐘 clk_12: buffer std_logic; -12分頻 clk_