基于FPGA的通信系統(tǒng)建模與設(shè)計(jì)

1、設(shè) 計(jì) 報(bào) 告課題名稱：基于fpga的通信系統(tǒng)建模與設(shè)計(jì)學(xué) 院： 計(jì)算機(jī)工程系專業(yè)班級(jí)： 2007級(jí)電子信息工程2班學(xué) 號(hào)： 學(xué) 生： 指導(dǎo)教師： 教務(wù)處 2010年12月27日學(xué) 生指導(dǎo)教師課題名稱基于fpga的通信系統(tǒng)建模與設(shè)計(jì)設(shè)計(jì)時(shí)間2010年12月20日12月25日設(shè)計(jì)地點(diǎn)eda實(shí)驗(yàn)室設(shè)計(jì)目的1、通過本課程設(shè)計(jì)，掌握通信原理中m序列的產(chǎn)生方法，特征多項(xiàng)式與電路之間的關(guān)系；二進(jìn)制數(shù)字調(diào)制ask和fsk原理。同時(shí)進(jìn)一步掌握用fpga建模和設(shè)計(jì)電路的方法。2、能夠熟練地用原理圖或vhdl語言對(duì)數(shù)字通信電路進(jìn)行建模與設(shè)計(jì)，并進(jìn)一步掌握quartus的使用方法。一、系統(tǒng)概述和方案論證11、設(shè)計(jì)的

2、背景和意義現(xiàn)代通信系統(tǒng)的發(fā)展已經(jīng)逐步進(jìn)入了數(shù)字通信的發(fā)展，數(shù)字通信具體是指用數(shù)字信號(hào)作為載體來傳輸消息，或用數(shù)字信號(hào)對(duì)載波進(jìn)行數(shù)字調(diào)制后再傳輸?shù)耐ㄐ欧绞健Ｋ蓚鬏旊妶?bào)、數(shù)字?jǐn)?shù)據(jù)等數(shù)字信號(hào)，也可傳輸經(jīng)過數(shù)字化處理的語聲和圖像等模擬信號(hào)。數(shù)字通信與以往模擬通信相比具有明顯的優(yōu)點(diǎn)。它抗干擾能力強(qiáng)，通信質(zhì)量不受距離的影響能適應(yīng)各種通信業(yè)務(wù)的要求，便于采用大規(guī)模集成電路，便于實(shí)現(xiàn)保密通信和計(jì)算機(jī)管理。不足之處是占用的信道頻帶較寬。 數(shù)字信號(hào)指幅度的取值是離散的，幅值表示被限制在有限個(gè)數(shù)值之內(nèi)。二進(jìn)制碼就是一 種數(shù)字信號(hào)。二進(jìn)制碼受噪聲的影響小，易于有數(shù)字電路進(jìn)行處理，所以得到了廣泛的應(yīng)用。 在通信系統(tǒng)中

3、相比模擬信號(hào)，數(shù)字信號(hào)具有以下一些特點(diǎn)： 1、抗干擾能力強(qiáng)、無噪聲積累。在模擬通信中，為了提高信噪比，需要在信號(hào)傳輸過程中及時(shí)對(duì)衰減的傳輸信號(hào)進(jìn)行放大，信號(hào)在傳輸過程中不可避免地疊加上的噪聲也被同時(shí)放大。隨著傳輸距離的增加，噪聲累積越來越多，以致使傳輸質(zhì)量嚴(yán)重惡化。對(duì)于數(shù)字通信，由于數(shù)字信號(hào)的幅值為有限個(gè)離散值(通常取兩個(gè)幅值)，在傳輸過程中雖然也受到噪聲的干擾，但當(dāng)信噪比惡化到一定程度時(shí)，即在適當(dāng)?shù)木嚯x采用判決再生的方法，再生成沒有噪聲干擾的和原發(fā)送端一樣的數(shù)字信號(hào)，所以可實(shí)現(xiàn)長(zhǎng)距離高質(zhì)量的傳輸。2、便于加密處理。信息傳輸?shù)陌踩院捅Ｃ苄栽絹碓街匾?，?shù)字通信的加密處理的比模擬信號(hào)通信容易得多

4、，以話音信號(hào)為例，經(jīng)過數(shù)字變換后的信號(hào)可用簡(jiǎn)單的數(shù)字邏輯運(yùn)算進(jìn)行加密、解密處理。 3、便于存儲(chǔ)、處理和交換。數(shù)字通信的信號(hào)形式和計(jì)算機(jī)所用信號(hào)一致，都是二進(jìn)制代碼，因此便于與計(jì)算機(jī)聯(lián)網(wǎng)，也便于用計(jì)算機(jī)對(duì)數(shù)字信號(hào)進(jìn)行存儲(chǔ)、處理和交換，可使通信網(wǎng)的管理、維護(hù)實(shí)現(xiàn)自動(dòng)化、智能化。便于用現(xiàn)代數(shù)字信號(hào)處理技術(shù)對(duì)其進(jìn)行處理。4、設(shè)備便于集成化、微型化。數(shù)字通信采用時(shí)分多路復(fù)用，不需要體積較大的濾波器。設(shè)備中大部分電路是數(shù)字電路，可用大規(guī)模和超大規(guī)模集成電路實(shí)現(xiàn)，因此體積小、功耗低。5、便于構(gòu)成綜合數(shù)字網(wǎng)和綜合業(yè)務(wù)數(shù)字網(wǎng)。采用數(shù)字傳輸方式，可以通過程控?cái)?shù)字交換設(shè)備進(jìn)行數(shù)字交換，以實(shí)現(xiàn)傳輸和交換的綜合。另外，

5、電話業(yè)務(wù)和各種非話業(yè)務(wù)都可以實(shí)現(xiàn)數(shù)字化，構(gòu)成綜合業(yè)務(wù)數(shù)字網(wǎng)。6、占用信道頻帶較寬。一路模擬電話的頻帶為4khz帶寬，一路數(shù)字電話約占64khz，這是模擬通信目前仍有生命力的主要原因。隨著寬頻帶信道(光纜、數(shù)字微波)的大量利用(一對(duì)光纜可開通幾千路電話)以及數(shù)字信號(hào)處理技術(shù)的發(fā)展(可將一路數(shù)字電話的數(shù)碼率由64kb/s壓縮到32kb/s甚至更低的數(shù)碼率)，數(shù)字電話的帶寬問題已不是主要問題了。因此，數(shù)字傳輸取代模擬傳輸是大勢(shì)所趨。數(shù)字頻帶通信系統(tǒng)作為高性能通信系統(tǒng)應(yīng)用前景十分廣泛，而隨著社會(huì)生產(chǎn)力發(fā)展到了新的階段，各種電子新產(chǎn)品的開發(fā)速度越來越快?，F(xiàn)代計(jì)算機(jī)技術(shù)和微電子技術(shù)進(jìn)一步發(fā)展和結(jié)合使得集成

6、電路的設(shè)計(jì)出現(xiàn)了兩個(gè)分支。一個(gè)是傳統(tǒng)的更高集成度的集成電路的進(jìn)一步研究；另一個(gè)是利用高層次vhdl/verilog等硬件描述語言對(duì)新型器件fpga/cpld進(jìn)行專門設(shè)計(jì)，使之成為專用集成電路（asic）。這不僅大大節(jié)省了設(shè)計(jì)和制造時(shí)間，而且對(duì)設(shè)計(jì)者，無須考慮集成電路制造工藝，現(xiàn)已成為系統(tǒng)級(jí)產(chǎn)品設(shè)計(jì)的一項(xiàng)新的技術(shù)。現(xiàn)代通信技術(shù)的發(fā)展隨著vhdl等設(shè)計(jì)語言的出現(xiàn)和asic的應(yīng)用也進(jìn)入了一個(gè)新的設(shè)計(jì)階段，特別是，對(duì)數(shù)字通信系統(tǒng)的asic芯片的研究有著看得見的使用價(jià)值。eda（electronic design automation）技術(shù)是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心。它以eda軟件工具為開發(fā)環(huán)境，采用硬件

7、描述語言（hardware description language,：hdl），采用可編程器件為實(shí)驗(yàn)載體，實(shí)現(xiàn)源代碼編程、自動(dòng)邏輯編譯、邏輯簡(jiǎn)化、邏輯分割、邏輯綜合、布局布線、邏輯優(yōu)化和仿真等功能，以asic芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化的設(shè)計(jì)技術(shù)。eda技術(shù)可把數(shù)字通信技術(shù)，微電子技術(shù)和現(xiàn)代電子設(shè)計(jì)自動(dòng)技術(shù)結(jié)合起來，實(shí)現(xiàn)了硬件設(shè)計(jì)軟件化，加速了數(shù)字通信系統(tǒng)設(shè)計(jì)的效率，降低了設(shè)計(jì)成本。本文基于fpga芯片，采用vhdl語言，利用層次化、模塊化設(shè)計(jì)方法，研究和設(shè)計(jì)數(shù)字基帶信號(hào)ask，fsk這兩種常見的調(diào)制方式以及m序列的實(shí)現(xiàn)方法進(jìn)行了介紹。12、quartus ii和

8、vhdl簡(jiǎn)介121、quartus ii 軟件簡(jiǎn)介quartus是altera公司推出的cpld/fpga的開發(fā)工具，quartus提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性。 altera的quartus ii可編程邏輯軟件屬于第四代pld開發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于internet的協(xié)作設(shè)計(jì)。quartus平臺(tái)與cadence、exemplarlogic、 mentorgraphics、synopsys和synplicity等eda供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的logiclock模塊設(shè)計(jì)功能，增添了fastfit編譯選項(xiàng)，

9、推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。支持max7000/max3000等乘積項(xiàng)器件。122、vhdl語言簡(jiǎn)介vhdl的英文全名是very-high-speed integrated circuit hardware description language,被ieee和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。vhdl主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口，除了含有許多具有硬件特征的語句外，vhdl的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。vhdl的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口）和內(nèi)部（或

10、稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是vhdl系統(tǒng)設(shè)計(jì)的基本點(diǎn)。二、系統(tǒng)設(shè)計(jì)方案論述21、ask及其產(chǎn)生原理與vhdl設(shè)計(jì)方案論述211、ask基本概念數(shù)字信號(hào)對(duì)載波振幅調(diào)制稱為振幅鍵控即ask（amplitudeshift keying）, ask指的是振幅鍵控方式。這種調(diào)制方式是根據(jù)信號(hào)的不同，調(diào)節(jié)正弦波的幅度。212、ask調(diào)制原理ask有兩種實(shí)現(xiàn)方法：乘法器實(shí)現(xiàn)法和鍵控法。1、 乘法器實(shí)現(xiàn)法幅度鍵控可以通過乘法器和開關(guān)電路來實(shí)現(xiàn)。載波在數(shù)字信號(hào)1或0

11、的控制下通或斷,在信號(hào)為1的狀態(tài)載波接通，此時(shí)傳輸信道上有載波出現(xiàn)；在信號(hào)為0的狀態(tài)下，載波被關(guān)斷，此時(shí)傳輸信道上無載波傳送。那么在接收端我們就可以根據(jù)載波的有無還原出數(shù)字信號(hào)的1和0。對(duì)于二進(jìn)制幅度鍵控信號(hào)的頻帶寬度為二進(jìn)制基帶信號(hào)寬度的兩倍。乘法器實(shí)現(xiàn)法的調(diào)制方框圖如圖1所示：圖1 乘法器產(chǎn)生ask信號(hào)原理框圖圖1（a）為ask調(diào)制器框圖，它的輸入是隨機(jī)信息序列，以所示。經(jīng)過基帶信形成器，產(chǎn)生波形序列，設(shè)形成器的基本波形為： 上式中，tb為碼元寬度；是第k個(gè)輸入隨機(jī)信息。乘法器用來進(jìn)行頻譜搬移，乘法器后的帶通濾波器用來濾除高頻諧波和低頻干擾。帶通濾波器的輸出就是振幅鍵控信號(hào)，用表示（乘法器

12、常采用環(huán)形調(diào)制器）。2、鍵控法實(shí)現(xiàn)法鍵控法是產(chǎn)生ask信號(hào)的另一種方法。二元制ask又稱為通斷控制（ook）。最典型的實(shí)現(xiàn)方法是用一個(gè)電鍵來控制載波振蕩器的輸出而獲得。圖2所示為該方法的原理框圖：圖2 鍵控法產(chǎn)生ask信號(hào)原理框圖213、ask調(diào)制建模原理ask調(diào)制的建模方框圖如圖3所示（圖中沒有包含模擬電路部分，輸出信號(hào)為數(shù)字信號(hào)）。圖3 ask調(diào)制原理建模方框圖ask調(diào)制電路的vhdl建模符號(hào)如圖4所示。 圖4 ask調(diào)制電路的vhdl建模符號(hào)建模思想：1、采用數(shù)字載波信號(hào)；數(shù)字載波信號(hào)產(chǎn)生的方法既可以從外部輸入，也可以通過高頻時(shí)鐘信號(hào)分頻得到。2、采用鍵控法調(diào)制； 在圖3中，數(shù)字基帶信號(hào)

13、作為鍵控信號(hào)控制與門來完成ask調(diào)制。3、數(shù)字載波調(diào)制的ask信號(hào)可經(jīng)過外接濾波器轉(zhuǎn)換成模擬形式的信號(hào)輸出； 因?yàn)椴捎脭?shù)字載波調(diào)制的ask信號(hào)是數(shù)字信號(hào)，含豐富的高頻成分，所以經(jīng)過一個(gè)帶通濾波器或低通濾波器后，將減少高頻成分，輸出的信號(hào)接近模擬載波調(diào)制。本章的側(cè)重點(diǎn)放在可數(shù)字化處理部分。214、 ask調(diào)制vhdl程序-文件名：pl_ask-功能：基于vhdl硬件描述語言，對(duì)基帶信號(hào)進(jìn)行ask振幅調(diào)制library ieee；use ieee.std_logic_arith.all；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.

14、all；entity pl_ask isport( clk :in std_logic； -系統(tǒng)時(shí)鐘start:in std_logic； -開始調(diào)制信x :in std_logic； -基帶信號(hào) y :out std_logic)； -調(diào)制信號(hào)end pl_ask；architecture behav of pl_ask issignal q:integer range 0 to 3； -分頻計(jì)數(shù)器signal f :std_logic； -載波信號(hào)beginif clkevent and clk=1 then if start=0 then q=0； elsif q=1 then f=1;

15、q=q+1； -改變q后面數(shù)字的大小，就可以改變載波信號(hào)的占空比 elsif q=3 then f=0;q=0； -改變q后面數(shù)字的大小，就可以 改變載波信號(hào)的頻率 else f=0;q=q+1； end if；end if；end process；y=x and f； -對(duì)基帶碼進(jìn)行調(diào)制end behave;215、ask調(diào)制vhdl程序仿真圖及注釋圖5 ask調(diào)制vhdl程序仿真圖波形分析：1、基帶碼長(zhǎng)等于載波f的6個(gè)周期;2、輸出的調(diào)制信號(hào)y滯后于輸入基帶信號(hào)x一個(gè)clk時(shí)間。22、fsk及其產(chǎn)生原理與vhdl設(shè)計(jì)方案論述221、fsk調(diào)制基本概念fsk（frequencyshift k

16、eying）又稱頻移鍵控，它是利用載頻頻率的變化來傳遞數(shù)字信息。數(shù)字調(diào)頻信號(hào)可以分為相位離散和相位連續(xù)兩種。若兩個(gè)載頻由不同的獨(dú)立振蕩器提供，它們之間的相位互不相關(guān)，就稱為相位離散的數(shù)字調(diào)頻信號(hào)；若兩個(gè)頻率由同一振蕩器提供，只是對(duì)其中一個(gè)載頻進(jìn)行分頻，這樣產(chǎn)生的兩個(gè)載頻就是相位連續(xù)的數(shù)字調(diào)頻信號(hào)。以往的fsk調(diào)制解調(diào)器采用“集成電路+連線”方式設(shè)計(jì)，集成塊多、連線復(fù)雜且體積較大。本文基于這樣的背景下采用vhdl語言，提出了一種fsk調(diào)制解調(diào)器的實(shí)現(xiàn)方法。222、fsk調(diào)制原理 fsk信號(hào)的產(chǎn)生有兩種方法，直接調(diào)頻法和頻率鍵控法。1、直接調(diào)頻法直接調(diào)頻法是用數(shù)字基帶信號(hào)直接控制載頻振蕩器的振蕩頻

17、率。直接調(diào)頻法實(shí)現(xiàn)電路有許多，一般采用的控制方法是：當(dāng)基帶信號(hào)為正時(shí)（相當(dāng)于“1”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率提高（設(shè)為）；當(dāng)基帶信號(hào)為負(fù)時(shí)（相當(dāng)于“0”碼），改變振蕩器諧振回路的參數(shù)（電容或者電感數(shù)值），使振蕩器的振蕩頻率降低（設(shè)為）；從而實(shí)現(xiàn)了調(diào)頻，這種方法產(chǎn)生的調(diào)頻信號(hào)是相位連續(xù)的。雖然實(shí)現(xiàn)方法簡(jiǎn)單，但頻率穩(wěn)定度不高，同時(shí)頻率轉(zhuǎn)換速度不能做得太快。2、頻率鍵控法頻率鍵控法也稱頻率選擇法，圖6是它實(shí)現(xiàn)的原理框圖。它有兩個(gè)獨(dú)立的振蕩器，數(shù)字基帶信號(hào)控制轉(zhuǎn)換開關(guān)，選擇不同頻率的高頻振蕩信號(hào)實(shí)現(xiàn)fsk調(diào)制。圖6 頻率鍵控法的原理框圖鍵控法產(chǎn)生的 fsk信

18、號(hào)頻率穩(wěn)定度可以做得很高并且沒有過渡頻率，它的轉(zhuǎn)換速度快，波形好。頻率鍵控法在轉(zhuǎn)換開關(guān)發(fā)生轉(zhuǎn)換的瞬間，兩個(gè)高頻振蕩的輸出電壓通常不可能相等，于是ufsk（t）信號(hào)在基帶信息變換時(shí)電壓會(huì)發(fā)生跳變，這種現(xiàn)象也稱為相位不連續(xù)，這是頻率鍵控特有的情況。圖7是利用兩個(gè)獨(dú)立分頻器，以頻率鍵控法來實(shí)現(xiàn) fs k調(diào)制的原理電路圖。圖 7 利用獨(dú)立分頻器的鍵控法實(shí)現(xiàn)fsk調(diào)制在圖7中，與非門3和4起到了轉(zhuǎn)換開關(guān)的作用。當(dāng)數(shù)字基帶信號(hào)為“1”時(shí)，與非門4打開，輸出，當(dāng)數(shù)字基帶信號(hào)為“0”時(shí)，與非門3打開，輸出，從而實(shí)現(xiàn)了fsk調(diào)制。鍵控法也常常利用數(shù)字基帶信號(hào)去控制可變分頻器的分頻比來改變輸出載波頻率，從而實(shí)現(xiàn)

19、fsk調(diào)制。圖8-是一個(gè)1113可控分頻器原理圖。圖8利用可變分頻器實(shí)現(xiàn)fsk調(diào)制 當(dāng)數(shù)字基帶信號(hào)為“1”時(shí)，第四級(jí)雙穩(wěn)態(tài)電路輸出的反饋脈沖被加到第一級(jí)和第二級(jí)雙穩(wěn)態(tài)電路上，此時(shí)分頻比為13；當(dāng)基帶信號(hào)為“0”時(shí)，第四級(jí)雙穩(wěn)態(tài)電路輸出的反饋脈沖被加到第一級(jí)和第三級(jí)雙穩(wěn)態(tài)電路上，分頻比變?yōu)?11。由于分頻比改變，使輸出信號(hào)頻率變化，從而實(shí)現(xiàn) fsk調(diào)制。采用可變分頻器產(chǎn)生的fsk信號(hào)相位通常是連續(xù)的，因此在基帶信息變化時(shí)，fsk信號(hào)會(huì)出現(xiàn)過渡頻率。為減小過渡時(shí)間，可變分頻器應(yīng)工作于較高的頻率，而在可變分頻器后再插入固定分頻器，使輸出頻率滿足fsk信號(hào)要求的頻率。fsk信號(hào)有相位不連續(xù)和相位連續(xù)兩

20、種情況,相位不連續(xù)的 fsk信號(hào)可以視為兩個(gè)頻率分別為和的ask信號(hào)的疊加，如圖9所示。圖9 相位不連續(xù)的fsk信號(hào)可視為兩個(gè)不同頻率的ask信號(hào)疊加223、fsk調(diào)制建模原理 fsk調(diào)制原理建模方框圖如圖10所示， 圖10 fsk調(diào)制原理建模方框圖圖10中的兩個(gè)分頻器分別產(chǎn)生兩路數(shù)字載波信號(hào)；二選一選通開關(guān)的作用是：以基帶信號(hào)作為控制信號(hào)，當(dāng)基帶信號(hào)為“0”，選通載波f1；當(dāng)基帶信號(hào)為“1”時(shí)，選通載波f2。從選通開關(guān)輸出的信號(hào)就是數(shù)字fsk信號(hào)。fsk調(diào)制電路的vhdl建模符號(hào)如圖11所示。有了ask調(diào)制的建模方法基礎(chǔ)，再根據(jù)fsk調(diào)制原理，對(duì)fsk信號(hào)產(chǎn)生的建?？驁D就容易理解了。fsk調(diào)

21、制的核心部分包括分頻器、二選一選通開關(guān)等。圖11 fsk調(diào)制電路的vhdl建模符號(hào)224、 fsk調(diào)制vhdl程序文件名：pl_fsk功能：基于vhdl硬件描述語言，對(duì)基帶信號(hào)進(jìn)行fsk調(diào)制library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pl_fsk isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -開始調(diào)制信號(hào) x :in std_logic; -基帶信號(hào) y :ou

22、t std_logic); -調(diào)制信號(hào)end pl_fsk;architecture behav of pl_fsk issignal q1:integer range 0 to 11; -載波信號(hào)f1的分頻計(jì)數(shù)器signal q2:integer range 0 to 3; -載波信號(hào)f2的分頻計(jì)數(shù)器signal f1,f2:std_logic; -載波信號(hào)f1，f2beginprocess(clk) -此進(jìn)程通過對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到載波f1beginif clkevent and clk=1 then if start=0 then q1=0;elsif q1=5 then f1=

23、1;q1=q1+1; -改變q1后面的數(shù)字可以改變，載波f1的占空if start=0 then q1=0; elsif q1=11 then f1=0;q1=0; -改變q1后面的數(shù)字可以改變，載波f1的頻率 else f1=0;q1=q1+1; end if;end if;end process;process(clk) -此進(jìn)程通過對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到載波f2beginif clkevent and clk=1 then if start=0 then q2=0; elsif q2=0 then f2=1;q2=q2+1; -改變q2后面的數(shù)字可以改變，載波f2的占空比 elsi

24、f q2=1 then f2=0;q2=0; -改變q2后面的數(shù)字可以改變，載波f2的頻率 else f2=0;q2=q2+1; end if; end if;end process;process(clk,x) -此進(jìn)程完成對(duì)基帶信號(hào)的fsk調(diào)制beginif clkevent and clk=1 then if x=0 then y=f1; -當(dāng)輸入的基帶信號(hào)x=0時(shí)，輸出的調(diào)制信號(hào)y為f1 else y=f2; -當(dāng)輸入的基帶信號(hào)x=1時(shí)，輸出的調(diào)制信號(hào)y為f2end if;end if;end process;end behav;225、fsk調(diào)制vhdl程序仿真圖及注釋圖12 fsk

25、調(diào)制vhdl程序仿真圖波形分析：1、clk為時(shí)鐘信號(hào)，系統(tǒng)在時(shí)鐘信號(hào)的驅(qū)動(dòng)下才能工作。2、當(dāng)start為1時(shí)開始調(diào)制，start為0時(shí)不調(diào)制。待添加的隱藏文字內(nèi)容33、 f1、f2是載波信號(hào)，f1、f2分別是通過對(duì)clk的12分頻和2分頻得到的。4、x為基帶信號(hào)，用于調(diào)制載波信號(hào)，y為輸出，即已調(diào)波信號(hào)；當(dāng)x為1時(shí)，選擇f2輸出，當(dāng)x為0時(shí)，選擇f1輸出，即完成了2fsk調(diào)制。5、基帶碼長(zhǎng)為載波f1的2個(gè)周期，為載波f2的6個(gè)周期。6、輸出的調(diào)制信號(hào)y在時(shí)間上滯后于載波信號(hào)一個(gè)clk，滯后于系統(tǒng)時(shí)鐘2個(gè)clk。23、偽隨機(jī)m序列及其產(chǎn)生原理與vhdl設(shè)計(jì)方案論述231、偽隨機(jī)m序列基本概念偽隨

26、機(jī)序列或稱偽隨機(jī)碼，它是模仿隨機(jī)序列的隨機(jī)特性而產(chǎn)生的一種碼字，也稱為偽噪聲序列或偽噪聲碼。在數(shù)字通信中，偽隨機(jī)序列有許多種，限于篇幅，這里以被廣泛使用的m序列為重點(diǎn)進(jìn)行介紹。在通信工程應(yīng)用中，常采用二進(jìn)制偽隨機(jī)序列，因此在序列中只有“0”和“1”兩種狀態(tài)。二進(jìn)制偽隨機(jī)序列一般是通過移位寄存器加反饋電路共同來產(chǎn)生的。這種反饋移位寄存器可分為線性反饋和非線性的反饋移位寄存器兩種。其中由線性反饋移位寄存器產(chǎn)生的周期最長(zhǎng)的二進(jìn)制數(shù)字序列叫做最大長(zhǎng)度線性反饋移位寄存器序列，也稱m序列。 對(duì)于偽隨機(jī)序列有如下幾點(diǎn)要求：1、應(yīng)具有良好的偽隨機(jī)性，即應(yīng)具有和隨機(jī)序列類似的隨機(jī)性。2、應(yīng)具有良好的自相關(guān)、互相

27、關(guān)和部分相關(guān)特性，即要求自相關(guān)峰值尖銳，而互相關(guān)和部分相關(guān)值接近于零。這是為了接收端的準(zhǔn)確檢測(cè)，以減小差錯(cuò)。3、要求隨機(jī)序列的數(shù)目足夠多，以保證在碼分多址的通信系統(tǒng)中，有足夠多的地址提供給不同的用戶。4、要求設(shè)備簡(jiǎn)單，易實(shí)現(xiàn)，成本低。232、偽隨機(jī)m序列產(chǎn)生原理最大長(zhǎng)度線性反饋移位寄存器序列（m序列）的產(chǎn)生。m序列產(chǎn)生的一般結(jié)構(gòu)模型如圖13所示。其中1，2，3，n是移位寄存器的編號(hào)，是各移位寄存器的狀態(tài)， 對(duì)應(yīng)各移存器的反饋系數(shù)， 表示該級(jí)移存器參與反饋， 表示該級(jí)移存器不參與反饋。其中c0和cn不能等于0，這是因?yàn)?意味著移位寄存器無反饋，而 則意味著反饋移存器蛻化為級(jí)或更少級(jí)的反饋移存器。

28、圖13 反饋移位寄存器的結(jié)構(gòu)模型反饋函數(shù)為（模2加） 上述的反饋函數(shù)是一個(gè)線性遞歸函數(shù)。當(dāng)級(jí)數(shù)（n）和反饋系數(shù)一旦確定，則反饋移位寄存器的輸出序列就確定了。反饋移存器的級(jí)數(shù)n不同，則m序列的反饋系數(shù)也不同，讀者在使用時(shí)可參考本原多項(xiàng)式表。表中給出的是八進(jìn)制數(shù)值，經(jīng)轉(zhuǎn)換成二進(jìn)制數(shù)值后，可求出相應(yīng)的反饋系數(shù)。m序列的一個(gè)重要的性質(zhì)是：任一m序列的循環(huán)移位仍是一個(gè)m序列，序列長(zhǎng)度為：233、偽隨機(jī)m序列產(chǎn)生建模本次選m序列的級(jí)數(shù)為100101，序列長(zhǎng)度為，若選反饋系數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)值為：100101，即：反饋移位寄存器的結(jié)構(gòu)模型如圖14所示。123456圖14 n=6的反饋移位寄存器的結(jié)構(gòu)模型輸出2

29、34、 偽隨機(jī)m序列產(chǎn)生vhdl程序根據(jù)圖14的結(jié)構(gòu)模型，設(shè)置敏感信號(hào)（時(shí)鐘信號(hào)clk），在時(shí)鐘的上升沿控制下，當(dāng)序列全為1時(shí)，給序列賦值為“000001”，因?yàn)槿?序列進(jìn)行運(yùn)算后的結(jié)果仍為全0，若不全為0，移位寄存器預(yù)置初始信號(hào)“100101”將按圖14的模型規(guī)律（即將x5與x1進(jìn)行摸2運(yùn)算）進(jìn)行操作并進(jìn)行移位，具體賦值順序參看下列程序。 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity pn63 isport( clk:in std_logic; q_out:out std_log

30、ic; qn:out std_logic_vector(5 downto 0);end pn63;architecture msequencer of pn63 is signal temp:std_logic_vector(5 downto 0):=100101;beginp2:process(clk)beginif clkevent and clk=1 thenif temp=000000 then temp=000001;else temp(5)=temp(5) xor temp(0) ;for i in 1 to 5 looptemp(i-1)=temp(i);end loop;end

31、 if;end if;q_out=temp(5);qn=temp; end process p2; end msequencer;235、偽隨機(jī)m序列產(chǎn)生vhdl程序仿真圖及注釋圖15(a)圖15(b) n=6 偽隨機(jī)m序列調(diào)制vhdl程序仿真圖波形分析: 圖中的“clk”在“1”電平上升沿期間對(duì)偽隨機(jī)序列發(fā)生器置初始信號(hào)，由于序列不全為0，則序列開始移位；“qn”表示并行偽隨機(jī)序列信號(hào)輸出。由(a) 可知序列在5ns 處開始移位進(jìn)行模2運(yùn)算，同時(shí)(b)圖可看出波形在635ns處序列開始重復(fù)，滿足序列在63次移位后重復(fù)，偽隨機(jī)m序列產(chǎn)生成功。三、系統(tǒng)設(shè)計(jì)結(jié)論1、本系統(tǒng)的ask調(diào)制，fsk調(diào)制，偽隨機(jī)m序列產(chǎn)生功能已經(jīng)實(shí)觀，結(jié)果正確無誤，經(jīng)驗(yàn)證滿足預(yù)期的設(shè)計(jì)指標(biāo)要求，且其整個(gè)工作過程可通過軟件波形仿真，或是實(shí)際硬件電路