加法器實驗報告

1、加法器實驗報告篇一：加法器實驗報告實驗_ 一【實驗名稱】1 位加法器【目的與要求】1. 掌握 1 位全加器的設(shè)計 2. 學會 1 位加法器的擴展 【實驗內(nèi)容】1. 設(shè)計 1 位全加器2. 將 1 位全加器擴展為 4 位全加器 3. 使 4 位的全加 器能做加減法運算【操作步驟】1. 1 位全加器的設(shè)計（1） 寫出 1 位全加器的真值表（ 2） 根據(jù)真值表寫出表達式并化簡（ 3） 畫出邏輯電路（ 4） 用 quartusII 進行功能仿真，檢驗邏輯電路是否 正確，將仿真波形截圖并粘貼于此（ 5） 如果電路設(shè)計正確，將該電路進行封裝以用于下 一個環(huán)節(jié) 2. 將 1 位全加器擴展為 4 位全加器（1

2、） 用 1 位全加器擴展為 4 位的全加器，畫出電路圖（2） 分別用兩個 4 位補碼的正數(shù)和負數(shù)驗證加法器的 正確性（注意這兩個數(shù)之和必須在 4 位補碼的數(shù)的范圍內(nèi)，這兩個數(shù)包括 符號在內(nèi)共 4 位），用 quartusII 進行功能仿真并對仿真結(jié) 果進行截圖。3. 將 4 位的全加器改進為可進行 4 位加法和減法的運 算器（ 1） 在 4 位加法器的基礎(chǔ)上，對電路進行修改，使該 電路不僅能進行加法運算而且還能進行減法運算。畫出該電路（ 2） 分別用兩個 4 位補碼的正數(shù)和負數(shù)驗證該電路的 正確性（注意兩個數(shù)之和必須在 4 位補碼的數(shù)的范圍內(nèi)） ，用 quartusII 進行功能仿真并對仿真結(jié)

3、果進行截圖?！靖戒洝科杭臃ㄆ鞯幕驹韺嶒瀳蟾嬉?、實驗?zāi)康? 、了解加法器的基本原理。掌握組合邏輯電路在 Quartus 中的圖形輸入方法及文本輸入方法。2、學習和掌握半加器、全加器的工作和設(shè)計原理3、熟悉 EDA工具 Quartus II 和Modelsim 的使用，能 夠熟練運用Vrilog HDL語言在Quartus II下進行工程開發(fā)、 調(diào)試和仿真。4、掌握半加器設(shè)計方法5、掌握全加器的工作原理和使用方法二、實驗內(nèi)容1、建立一個 Project 。2、圖形輸入設(shè)計：要求用 VHDL結(jié)構(gòu)描述的方法設(shè)計個半加器3、進行編譯，修改錯誤。4、建立一個波形文件。 (根據(jù)真值表)5、 對該VH

4、DL程序進行功能仿真和時序仿真Simulation三、實驗步驟1、啟動 Quartus n2、建立新工程 NEW PROJECT3、設(shè)定項目保存路徑項目名稱頂層實體名稱4、建立新文件 Blok Diagram/Schematic File5、保存文件 FILE /SAVE6、原理圖設(shè)計輸入元件符號放置通過 EDIT_SYMBOL插入元件或點擊圖標 元件復制 元件移動 元件轉(zhuǎn)動 元件刪除管腳命名 PIN_NAME 元件之間連線(直接連接，引線連接)7、保存原理圖8 、編譯： 頂層文件設(shè)置， PROJECT_Setas Top_Level 開始編譯 processing_Start Compila

5、tion編 譯 有 兩 種 ： 全 編 譯 包 括 分 析 與 綜 合(AnalysisSynthesis )、適配 (Fitter) 、編程( assembler )時序分析( Classical Timing Analysis) 4 個環(huán)節(jié)，而這 4個環(huán)節(jié)各自對應(yīng)相應(yīng)菜單命令，可單獨發(fā)布執(zhí)行也可以分步 執(zhí)行9 、邏輯符號生成 FILECreat/_update_create Symbol File forCurrent File10 、仿真 建立仿真 wenjian 添加需要的輸入輸出管腳 設(shè)置仿真時間 設(shè)置柵格的大小 設(shè)置輸入信號的波形 保存文件，仿真 功能仿真：主要檢查邏輯功能是否正確，功能仿真方法 如下：1T00L/SIMULAT0FT00L,在 SIMULATORMODE下選擇 Functional, 在SIMULATION INPUT欄中指定波形激勵文件， 單擊 Gencrator Functional Simulator Netist,生成功能仿真網(wǎng)表文件。四、實驗現(xiàn)象任務(wù) 1 : 邏輯符號生成任務(wù) 2：采用基本邏輯門電路設(shè)計