西北工業(yè)大學(xué)數(shù)電實(shí)驗(yàn)報(bào)告三quartus

1、實(shí)驗(yàn)三: 基于quartus ii的硬件描述語(yǔ)言電路設(shè)計(jì) 班 級(jí)： 姓 名： 學(xué) 號(hào)： 同組人員:目錄一、實(shí)驗(yàn)要求2二、實(shí)驗(yàn)內(nèi)容4要求1：用vhdl語(yǔ)言實(shí)現(xiàn)異或門(mén)4a）用vhdl語(yǔ)言編寫(xiě)代碼：4b）仿真：4c）下載到deo板子上驗(yàn)證4a）用vhdl語(yǔ)言編寫(xiě)實(shí)驗(yàn)代碼：5b）仿真5c）下載到de0板子上驗(yàn)證6要求:3：四位二進(jìn)制數(shù)加減計(jì)數(shù)器6a)用vhdl語(yǔ)言編寫(xiě)的程序代碼如下：6b)仿真結(jié)果如下：7要求4：占空比 50%的 5m 和 50m分頻器。7a)用vhdl語(yǔ)言編寫(xiě)的程序代碼如下：7b)電路框圖如下：8c)下載到de0板子上驗(yàn)證8拓展部分：原理圖法實(shí)現(xiàn)0-f自動(dòng)循環(huán)顯示8a)分別生成要求2

2、,3,4所做程序?qū)?yīng)的原理圖如下：8b)將要求2,3,4的vhdl文件插入拓展工程文件里并繪制原理圖9c)下載到de0板子上驗(yàn)證，9一、實(shí)驗(yàn)要求要求 1：學(xué)習(xí)并掌握硬件描述語(yǔ)言（vhdl 或 verilog hdl）；熟悉門(mén)電路的邏輯功能，并用硬件描述語(yǔ)言實(shí)現(xiàn)門(mén)電路的設(shè)計(jì)。參考“參考內(nèi)容 1”中給出的與門(mén)源程序，編寫(xiě)一個(gè)異或門(mén)邏輯電路。1）用 quartusii 波形仿真驗(yàn)證；2）下載到de0 開(kāi)發(fā)板驗(yàn)證。要求 2：熟悉中規(guī)模器件譯碼器的邏輯功能，用硬件描述語(yǔ)言實(shí)現(xiàn)其設(shè)計(jì)。參考“參考內(nèi)容 2”中給出的將 8421bcd 碼轉(zhuǎn)換成 0-9 的七段碼譯碼器源程序，編寫(xiě)一個(gè)將二進(jìn)制碼轉(zhuǎn)換成 0-f

3、的七段碼譯碼器。 1）用 quartusii 波形仿真驗(yàn)證； 2）下載到 de0 開(kāi)發(fā)板，利用開(kāi)發(fā)板上的數(shù)碼管驗(yàn)證。要求 3： 熟悉時(shí)序電路計(jì)數(shù)器的邏輯功能，用硬件描述語(yǔ)言實(shí)現(xiàn)其設(shè)計(jì)。參考“參考內(nèi)容 3”中給出的四位二進(jìn)制加減計(jì)數(shù)器的源程序，編寫(xiě)一個(gè)計(jì)數(shù)器。1）用quartusii 波形仿真驗(yàn)證；2）下載到 de0 開(kāi)發(fā)板驗(yàn)證。要求 4：熟悉分頻電路的邏輯功能，并用硬件描述語(yǔ)言實(shí)現(xiàn)其設(shè)計(jì)。參考“參考內(nèi)容 4”中給出的 50m 分頻器的源程序，編寫(xiě)一個(gè)能實(shí)現(xiàn)占空比 50%的 5m 和 50m分頻器即兩個(gè)輸出，輸出信號(hào)頻率分別為 10hz 和 1hz。1）下載到 de0 開(kāi)發(fā)板驗(yàn)證。（提示：利用

4、de0 板上已有的 50m 晶振作為輸入信號(hào)，通過(guò)開(kāi)發(fā)板上兩個(gè)的led 燈觀察輸出信號(hào)）。電路框圖如下：擴(kuò)展內(nèi)容： 利用已經(jīng)實(shí)現(xiàn)的 vhdl 模塊文件，采用原理圖方法，實(shí)現(xiàn) 0-f 計(jì)數(shù)自動(dòng)循環(huán)顯示，頻率 10hz。（提示：如何將 vhdl 模塊文件在邏輯原理圖中應(yīng)用，參考參考內(nèi)容 5）注：每組的實(shí)驗(yàn)結(jié)果必須接受實(shí)驗(yàn)老師登記驗(yàn)收，回答實(shí)驗(yàn)老師根據(jù)所涉及電路的提問(wèn)。 二、實(shí)驗(yàn)內(nèi)容要求1：用vhdl語(yǔ)言實(shí)現(xiàn)異或門(mén)a）用vhdl語(yǔ)言編寫(xiě)代碼：b）仿真：仿真結(jié)果如下：c）下載到deo板子上驗(yàn)證下載到de0開(kāi)發(fā)板上驗(yàn)證，可以實(shí)現(xiàn)異或門(mén)功能。引腳設(shè)置如下：要求2：二進(jìn)制碼轉(zhuǎn)換成 0-f 的七段碼譯碼器a）

5、用vhdl語(yǔ)言編寫(xiě)實(shí)驗(yàn)代碼：b）仿真仿真結(jié)果如下：c）下載到de0板子上驗(yàn)證引腳設(shè)置如下，可以實(shí)現(xiàn)七段碼管顯示二進(jìn)制數(shù)功能。要求:3：四位二進(jìn)制數(shù)加減計(jì)數(shù)器a)用vhdl語(yǔ)言編寫(xiě)的程序代碼如下：b)仿真結(jié)果如下：（注：當(dāng)qw高電平時(shí)加法計(jì)數(shù)，qw為低電平時(shí)減法計(jì)數(shù)）要求4：占空比 50%的 5m 和 50m分頻器。a)用vhdl語(yǔ)言編寫(xiě)的程序代碼如下：b)電路框圖如下：c)下載到de0板子上驗(yàn)證引腳設(shè)置如下。當(dāng)as為高電平時(shí)led燈1hz閃爍，當(dāng)as為低電平時(shí)led燈10hz閃爍。拓展部分：原理圖法實(shí)現(xiàn)0-f自動(dòng)循環(huán)顯示(頻率可在1h與10hz之間切換，加減可切換。)a)分別生成要求2,3,4所做程序?qū)?yīng)的原理圖如下：要求2：要求3：要求4：b)將要求2,3,4的vhdl文件插入拓展工程文件里并繪制原理圖如下：c)