8位加法器電路設計全加器設計word格式word格式

1、湖北輕工職業(yè)技術學院 電子設計自動化實訓報告 1 / 5 項目四 8 位加法器電路設計 1.實訓目標 1)通過 8 位加法器的設計，掌握組合邏輯電路的設計方法。 2)分別使用原理圖和文字編輯的方法實現(xiàn) 8 位加法器的設計，通過電路的仿真和硬 件驗證，進一步掌握原理圖設計與文本設計的過程。 2.實訓步驟 1)采用原理圖編輯法，采用 altera max+plus ii 的 mf 函數(shù)里面調用 8 位全加器宏 函數(shù) 8fadd 實現(xiàn)電路設計。編程器件型號選擇 ace1k 系列的 ep1k30tc144-3。完 成項目編輯及功能仿真。 2)采用文本編輯法，即利用 vhdl 語言描述 8 位加法器，4

2、 位加法器的參考代碼如 下。 然后對其進行編譯，編程器件型號選擇 ace1k 系列的 ep1k30tc144-3，完成程序 仿真，記錄仿真數(shù)據(jù)。 3)由兩個并行的 4 位加法器級聯(lián)而成。選用原理圖編輯發(fā)或者文本編輯法實現(xiàn) 8 位 全加器電路。并通過仿真驗證。 湖北輕工職業(yè)技術學院 電子設計自動化實訓報告 2 / 5 3.實訓數(shù)據(jù) 1)原理圖編輯法設計的 8 位加法器的電路。 2)原理圖編輯法仿真結果。簡述仿真波形的意義。 a8.1b8.1輸出端 cout進位端 3)步驟 2、步驟 3 選做一種，記錄電路圖或程序。 library ieee; use ieee.std_logic_1164.al

3、l; use ieee.std_logic_unsigned.all; entity adder8bit is port(cin:in std_logic; 湖北輕工職業(yè)技術學院 電子設計自動化實訓報告 3 / 5 a,b:in std_logic_vector(7 downto 0); s:out std_logic_vector(7 downto 0); cout:out std_logic); end adder8bit; architecture beh of adder8bit is signal sint:std_logic_vector(8 downto 0); signal a

4、a,bb:std_logic_vector(8 downto 0); begin aa=0- bb=0 sint=aa+bb+cin; s(7 downto 0)=sint(7 downto 0); cout=sint(8); end beh; 4)對設計的 8 位全加器進行仿真驗證，記錄仿真結果。簡述仿真波形的意義 4、思考題 湖北輕工職業(yè)技術學院 電子設計自動化實訓報告 4 / 5 根據(jù)步驟 2 中 4 位加法器的參考程序，設計一個 4 位減法器，并記錄其仿真數(shù)據(jù)。 程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_lo

5、gic_unsigned.all; entity psubadd4 is port(cin:in std_logic; a,b:in std_logic_vector(3 downto 0); s:out std_logic_vector(3 downto 0); cout:out std_logic); end ; architecture beh of psubadd4 is signal sint:std_logic_vector(4 downto 0); signal aa,bb:std_logic_vector(4 downto 0); begin aa=0 bb=0 sint=cin+aa-bb; s(3 downto 0)=sint(3 downto 0); cout