電子線路設(shè)計(jì)課程設(shè)計(jì)報(bào)告24小時(shí)時(shí)鐘電路設(shè)計(jì)

1、xxxxxx課程設(shè)計(jì)報(bào)告電子線路設(shè)計(jì)課程設(shè)計(jì)報(bào)告24小時(shí)時(shí)鐘電路設(shè)計(jì)小組成員： xxxxxxxxxxxxxx 院 （系）： 電氣信息工程學(xué)院 年級(jí)專(zhuān)業(yè)： 20xx級(jí)電子信息工程 指導(dǎo)老師： xx xx xx 聯(lián)系電話： xxxxxxxxx 二xx年xx月電子線路課程設(shè)計(jì) 摘要摘 要本設(shè)計(jì)為24小時(shí)時(shí)鐘設(shè)計(jì)，具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)的時(shí)鐘電路；具有時(shí)、分校準(zhǔn)以及清零的功能。本設(shè)計(jì)采用eda技術(shù)，以硬件描述語(yǔ)言vhdl為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在quartus工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于fpga的數(shù)字鐘。系統(tǒng)由主控模塊、分頻模塊、

2、譯碼模塊以及顯示組成。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘的清零功能。關(guān)鍵詞 時(shí)鐘,quartus,vhdl,fpga電子線路課程設(shè)計(jì) abstractabstractthe design for the 24-hour clock design, with hours, minutes, seconds count display, a 24-hour cycle of the clock timing circuit; with hours, minutes, and cleared the calibration

3、function.this design uses eda technology to hardware description language vhdl description of the means for the system logic design documents, software tools in quartus environment, using top-down design approach, from the various modules together to build a basic fpga-based digital clock.system by

4、the control module, frequency module, decoding module and display components. the compilation and simulation of the design process, in the download validation of programmable logic devices, the system can complete the hours, minutes, seconds, respectively, indicated by the key input for clear digita

5、l clock function.keywords clock,quartus,vhdl,fpgai電子線路課程設(shè)計(jì) 目錄目 錄摘 要abstract1 緒 論1 1.1 題目意義1 1.2 設(shè)計(jì)要求12 設(shè)計(jì)的基本原理2 2.1 設(shè)計(jì)原理2 2.2 設(shè)計(jì)流程33 設(shè)計(jì)方案4 3.1 設(shè)計(jì)思路4 3.2 模塊圖和功能43.2.1 分頻模塊43.2.2 主控模塊53.2.3 譯碼模塊83.2.4 頂層模塊104 測(cè) 試11 4.1 模塊仿真114.1.1 分頻模塊124.1.2 主控模塊134.1.3 譯碼模塊14 4.2 頂層模塊仿真155 結(jié) 論 166 參考文獻(xiàn)17電子線路課程設(shè)計(jì) 緒論1

6、 緒 論1.1 題目意義現(xiàn)在是一個(gè)知識(shí)爆炸的新時(shí)代。新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。可以毫不夸張的說(shuō)，電子技術(shù)的應(yīng)用無(wú)處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。在這快速發(fā)展的年代，時(shí)間對(duì)人們來(lái)說(shuō)是越來(lái)越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來(lái)很大的損失。因此我們需要一個(gè)定時(shí)系統(tǒng)來(lái)提醒這些忙碌的人。數(shù)字化的鐘表給人們帶來(lái)了極大的方便。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。1.2

7、 設(shè)計(jì)要求本設(shè)計(jì)主要研究基于fpga的數(shù)字鐘，要求時(shí)間以24小時(shí)為一個(gè)周期,顯示時(shí)、分、秒。采用10khz的基準(zhǔn)信號(hào)產(chǎn)生1s的基準(zhǔn)時(shí)間，秒的個(gè)位加到10就向秒的十位進(jìn)一，秒的十位加到6就向分的個(gè)位進(jìn)一，分的個(gè)位加到10就向分的十位進(jìn)一，分的十位加到6就向時(shí)進(jìn)一。該時(shí)鐘具有清零功能，可以對(duì)時(shí)、分及秒進(jìn)行清零，為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。該系統(tǒng)是基于fpga的設(shè)計(jì)，采用vhdl進(jìn)行系統(tǒng)功能描述，采用自頂向下的設(shè)計(jì)方法，用quartus軟件進(jìn)行仿真測(cè)試。0電子線路課程設(shè)計(jì) 基本原理2 設(shè)計(jì)的基本原理2.1 設(shè)計(jì)原理振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)

8、過(guò)分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒的個(gè)位到9時(shí)，十位加1，同時(shí)個(gè)位歸零，若十位為5時(shí)，則十位也歸零；分和秒一致；時(shí)的個(gè)位到9時(shí)，十位小于2時(shí)加1，同時(shí)個(gè)位歸零，若個(gè)位到3，十位為2時(shí)，則個(gè)位和十位都?xì)w零。一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是top down（自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。cpld/fp

9、ga系統(tǒng)設(shè)計(jì)的工作流程如圖2.1所示。圖2.1 cpld/fpga系統(tǒng)設(shè)計(jì)流程2.2 設(shè)計(jì)流程工程按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。輸入vhdl代碼，這是設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的vhdl文件。進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來(lái)說(shuō)，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下，這一仿真步驟可略去。利用綜合器對(duì)vhdl源代碼進(jìn)行綜合優(yōu)化處理，生成門(mén)級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件

10、電路的關(guān)鍵步驟。綜合優(yōu)化是針對(duì)asic芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)的支持下才能完成。利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計(jì)，也可略去這一步驟。利用適配器將綜合后的網(wǎng)絡(luò)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以

11、仿真結(jié)果能比較精確的預(yù)期未來(lái)芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改vhdl源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。最后將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片cpld/fpga中。15電子線路課程設(shè)計(jì) 設(shè)計(jì)方案3 設(shè)計(jì)方案3.1 設(shè)計(jì)思路采用分模塊設(shè)計(jì)的方法，再用一個(gè)頂層文件將各模塊聯(lián)系起來(lái)如圖3.1所示。圖3.1 結(jié)構(gòu)圖將晶振通過(guò)分頻器分頻后產(chǎn)生1hz（1s）的基本頻率，然后進(jìn)入主控模塊，此時(shí)計(jì)秒的個(gè)位，滿十后向秒的十位進(jìn)一，秒十位采用六進(jìn)制計(jì)數(shù)器，計(jì)滿后向分的個(gè)位進(jìn)一，分個(gè)位采用十進(jìn)制計(jì)數(shù)器，計(jì)滿后向分十位進(jìn)一，分十位采用六進(jìn)制計(jì)數(shù)器，計(jì)滿后向時(shí)

12、進(jìn)一，時(shí)采用二十四進(jìn)制計(jì)數(shù)器，計(jì)滿后清零，最后將秒的個(gè)、十位，分的個(gè)、十位，時(shí)的個(gè)、十位，用譯碼器譯為數(shù)碼管顯示的七段譯碼數(shù)。3.2 模塊圖和功能3.2.1 分頻模塊晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號(hào)可以通過(guò)它，其它頻率段的信號(hào)均會(huì)被它所衰減，而且，振蕩信號(hào)的頻率與振蕩電路中的r、c元件的數(shù)值無(wú)關(guān)。因此，這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。然后再利用分頻電路，將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)，其組成框圖如圖3.2。圖3.2 1hz信號(hào)產(chǎn)生框圖本系統(tǒng)使用的晶體振蕩器電路給數(shù)

13、字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的10mhz的方波信號(hào)，其輸出至分頻電路。分頻模塊的邏輯框圖如圖3.3所示：圖3.3 分頻模塊分頻模塊vhdl程序文件名：freq-功能：將石英晶振產(chǎn)生的10mhz的信號(hào)分頻為1hz的信號(hào)use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity freq is port(clk10mhz:in std_logic; -10mhz輸入 clk1hz:out std_logic); -1hz時(shí)鐘輸出end freq;architecture

14、art of freq is signal tout:integer range 0 to 4999999; signal clk:std_logic; begin process(clk10mhz) begin if clk10mhz=1 and clk10mhzevent then if tout=4999999 then clk=not clk;tout=0; else tout=tout+1; end if; end if; end process; clk1hz=clk;end art;3.2.2 主控模塊當(dāng)復(fù)位信號(hào)rst=0時(shí)，時(shí)鐘輸出時(shí)、分、秒全部歸零；當(dāng)校準(zhǔn)信號(hào)s1=0時(shí)，時(shí)加

15、1；當(dāng)校準(zhǔn)信號(hào)s2=0時(shí)，分加1；秒的個(gè)位到9時(shí)，十位加1，同時(shí)個(gè)位歸零，若十位為5時(shí)，則十位也歸零；分和秒一致；時(shí)的個(gè)位到9時(shí)，十位小于2時(shí)加1，同時(shí)個(gè)位歸零，若個(gè)位到3，十位為2時(shí)，則個(gè)位和十位都?xì)w零。主控模塊的邏輯框圖如圖3.4所示：圖3.4 主控模塊主控模塊vhdl程序文件名：control-功能：輸出時(shí)、分、秒（十進(jìn)制），具有復(fù)位和校準(zhǔn)的功能library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity control is por

16、t(clk1hz:in std_logic; -1s時(shí)鐘輸入 rst:in std_logic; -復(fù)位輸入 s1,s2:in std_logic; -時(shí)間調(diào)節(jié)輸入 sec1_out,sec10_out:out integer range 0 to 9; min1_out,min10_out:out integer range 0 to 9; hour1_out,hour10_out:out integer range 0 to 9);end control;architecture art of control is signal sec1,sec10:integer range 0 to

17、9; signal min1,min10:integer range 0 to 9; signal hour1,hour10:integer range 0 to 9;begin process(clk1hz,rst) begin if(rst=0) then -系統(tǒng)復(fù)位 sec1=0; sec10=0; min1=0; min10=0; hour1=0; hour10=0; elsif(clk1hzevent and clk1hz=1) then -正常運(yùn)行 if(s1=0) then -調(diào)節(jié)小時(shí) if(hour1=9) then hour1=0;hour10=hour10+1; elsif

18、(hour10=2 and hour1=3) then hour1=0;hour10=0; else hour1=hour1+1; end if; elsif(s2=0) then -調(diào)節(jié)分鐘 if(min1=9) then min1=0; if(min10=5) then min10=0; else min10=min10+1; end if; else min1=min1+1; end if; elsif(sec1=9) then sec1=0; if(sec10=5) then sec10=0; if(min1=9) then min1=0; if(min10=5) then min10

19、=0; if(hour1=9) then hour1=0;hour10=hour10+1; elsif(hour1=2 and hour10=3) then hour1=0;hour10=0; else hour1=hour1+1; end if; else min10=min10+1; end if; else min1=min1+1; end if; else sec10=sec10+1; end if; else sec1=sec1+1; end if; end if; end process; sec1_out=sec1;sec10_out=sec10; min1_out=min1;m

20、in10_out=min10; hour1_out=hour1;hour10_outdisplaydisplaydisplaydisplaydisplaydisplaydisplaydisplaydisplaydisplaydisplay=0000000; -全滅 end case; end process;end art;3.2.4 頂層模塊將各個(gè)模塊連接起來(lái)，實(shí)現(xiàn)整個(gè)時(shí)鐘功能。頂層文件的邏輯框圖如圖3.6所示：圖3.6 頂層模塊電子線路課程設(shè)計(jì) 測(cè)試4 測(cè) 試4.1 模塊仿真工程編譯通過(guò)后，必須對(duì)其功能和時(shí)序性能進(jìn)行仿真測(cè)試，以驗(yàn)證設(shè)計(jì)結(jié)果是否滿足設(shè)計(jì)要求。整個(gè)時(shí)序仿真測(cè)試流程一般有建立波

21、形文件、輸入信號(hào)節(jié)點(diǎn)、設(shè)置波形參數(shù)、編輯輸入信號(hào)、波形文件存盤(pán)、運(yùn)行仿真器和分析方針波形等步驟。以頂層模塊為例，步驟如下：建立仿真測(cè)試波形文件。選擇quartus ii主窗口的file菜單的new選項(xiàng)，在彈出的文件類(lèi)型編輯對(duì)話框中，選擇other files中的vector weaveform file項(xiàng)，單擊ok按鈕，即出現(xiàn)如圖4.1所示的波形文件編輯窗口。圖4.1 波形文件編輯窗口設(shè)置仿真時(shí)間區(qū)域。對(duì)于時(shí)序仿真測(cè)試來(lái)說(shuō)，將仿真時(shí)間設(shè)置在一個(gè)合理的時(shí)間區(qū)域內(nèi)是十分必要的，通常設(shè)置的時(shí)間區(qū)域?qū)⒁暰唧w的設(shè)計(jì)項(xiàng)目而定。設(shè)計(jì)中整個(gè)仿真時(shí)間區(qū)域設(shè)為80s、時(shí)間軸周期為500ms，其設(shè)置步驟是在edit

22、菜單中選擇end time，在彈出的窗口中time處填入80，單位選擇s，同理在gride size中time period輸入500ms，單擊ok按鈕，設(shè)置結(jié)束。輸入工程信號(hào)節(jié)點(diǎn)選擇view菜單中的utility windows項(xiàng)的node finder，即可彈出如圖4.1.2所示的對(duì)話框，在此對(duì)話框filter項(xiàng)中選擇pins:all®isters:post-fitting，然后單擊list按鈕，于是在下方的nodes found窗口中出現(xiàn)設(shè)計(jì)中的szsj工程的所有端口的引腳名。用鼠標(biāo)將時(shí)鐘信號(hào)節(jié)點(diǎn)clk10mhz，ret，s1，s2，sec1，sec10，min1，min10，ho

23、ur1，hour10分別拖到波形編輯窗口，如圖4.2所示，此后關(guān)閉nodes found窗口即可。圖4.2 szsj波形編輯器輸入信號(hào)窗口設(shè)計(jì)信號(hào)波形。單擊圖4.2左側(cè)的全屏顯示按鈕，使之全屏顯示，并單擊放大縮小按鈕，再用鼠標(biāo)在波形編輯窗口單擊（右擊為放大，左擊為縮?。?，使仿真坐標(biāo)處于適當(dāng)位置。單擊圖4.2窗口的時(shí)鐘信號(hào)clk10mhz使之變成藍(lán)色條，再單擊右鍵，選擇value設(shè)置中的count value項(xiàng)，設(shè)置clk10mhz為連續(xù)變化的二進(jìn)制值，初始值為“0”，周期為100ns；rst，s1，s2均設(shè)為1。文件存盤(pán)選擇file中的save as項(xiàng)，將波形文件以默認(rèn)名szsj.vwf存盤(pán)即

24、可。 所有設(shè)置完成后，即可啟動(dòng)仿真器processingstart simulation直到出現(xiàn)simulation was successful，仿真結(jié)束。4.1.1 分頻模塊仿真 設(shè)置end time為2s進(jìn)行仿真，結(jié)果如圖4.3所示。圖4.3 分頻模塊仿真4.1.2 主控模塊仿真1.設(shè)仿真時(shí)間為100s，仿真結(jié)果如圖4.4所示。圖4.4 主控模塊仿真2.設(shè)仿真時(shí)間為100s，設(shè)置s1，調(diào)節(jié)時(shí)，如圖4.5所示。圖4.5 時(shí)調(diào)節(jié)仿真3.設(shè)仿真時(shí)間為100s，設(shè)置s2，調(diào)節(jié)分，如圖4.6所示。圖4.6 分調(diào)節(jié)仿真4.設(shè)仿真時(shí)間為100s，設(shè)置rst，測(cè)試清零，如圖4.7所示。圖4.7 清零仿真4.1.3 譯碼模塊仿真設(shè)置該模塊輸入為0到9，進(jìn)行仿真，仿真結(jié)果如圖4.8所示。圖4.8 譯碼模塊仿真4.2 頂層模塊仿真圖4.9 頂層模塊仿真電子線路課程設(shè)計(jì) 結(jié)論5 結(jié) 論經(jīng)過(guò)各模塊和整體程序的仿真，達(dá)到了設(shè)計(jì)的要求。從秒的個(gè)位開(kāi)始自加一，加到九時(shí)，在下一個(gè)時(shí)鐘來(lái)臨是個(gè)位清零又開(kāi)始自加一，并向秒的十位進(jìn)一，秒的十位加到六就向分的個(gè)位進(jìn)一，秒的十位清零又開(kāi)始計(jì)數(shù)，分的個(gè)位加到十就向分的十位進(jìn)一，分的十位清零又開(kāi)始計(jì)數(shù)，分的十位加到六就向時(shí)進(jìn)一，時(shí)