畢業(yè)設(shè)計(jì) 基于EDA的數(shù)字頻率計(jì)的設(shè)計(jì)

1、XX 學(xué)院 學(xué)生畢業(yè)設(shè)計(jì)（論文）報(bào)告 系 別： 電子與電氣學(xué)院 專 業(yè)： 電子技術(shù) 班 號(hào)： xx 學(xué) 生 姓 名： XX 學(xué) 生 學(xué) 號(hào)： XXXXXXX 設(shè)計(jì)（論文）題目： 基于 EDA 的數(shù)字頻率計(jì)的設(shè)計(jì) 指 導(dǎo) 教 師： xx 設(shè) 計(jì) 地 點(diǎn)： XXXXXXXXXXX 起 迄 日 期： xxxx 畢畢業(yè)業(yè)設(shè)設(shè)計(jì)計(jì)（論論文文）任任務(wù)務(wù)書(shū)書(shū) 專業(yè)專業(yè) XX 班級(jí)班級(jí) xx 姓名姓名 XXX 一、課題名稱： 基于 EDA 的數(shù)字頻率計(jì)的設(shè)計(jì) 二、主要技術(shù)指標(biāo)： 1）能夠測(cè)量正弦波、三角波、鋸齒波、矩形波等周期性信號(hào)的頻率； 2）能直接用十進(jìn)制數(shù)字顯示測(cè)得的頻率； 3）頻率測(cè)量范圍：1HZ10

2、KHZ 切量程能自動(dòng)切換； 4）輸入信號(hào)幅度范圍為 0.55V，要求一起自動(dòng)適應(yīng)； 5）測(cè)量時(shí)間：T=1.5S；6）用 CPLD/FPGA 可編程邏輯器件實(shí)現(xiàn) 三、工作內(nèi)容和要求： 數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用! 實(shí)際的硬件設(shè)計(jì)用到的器件較 多!連線比較復(fù)雜!而且會(huì)產(chǎn)生較大的延時(shí)!造成測(cè)量誤差可靠性差.隨著可程邏輯器件（CPLD）的廣 泛應(yīng)用!以EDA工具為開(kāi)發(fā)平臺(tái)!利用VHDL硬件描述語(yǔ)言! 采用自頂向下和基于庫(kù)的設(shè)計(jì)!設(shè)計(jì)者不但 可以不必了解硬件結(jié)構(gòu)設(shè)計(jì)!而且將使系統(tǒng)大大簡(jiǎn)化!提高整體的性能和可靠性# 本文用VHDL 在CPLD 器件上實(shí)現(xiàn)一種數(shù)字頻率計(jì)測(cè)頻系統(tǒng)! 能夠用十進(jìn)制數(shù)碼

3、管顯示被測(cè)信號(hào)的頻率!它不僅能測(cè)量頻率!還 可以測(cè)量其他多種物理量!具有體積小Can measure electric capacity to make into a number type the electric capacity measure an instrument;Increase to spread a feeling machine in the electric circuit, can also make into a number pulse instrument, account a price machine etc.Therefore the digital cy

4、mometer accounts in the diagraph physics to measure aspect applied extensive.This design is used VHDL the spare part is at CPLD up carry out digital cymometer to account to measure repeatedly system, can show to be measured the frequency of signal with the decimal system figures, can measure the fre

5、quency of sine wave, square wave and triangle wave etc. signal, and return an ability as to its he various physical quantity carry on diagraph.Have the physical volume small and dependable sex Gao and achievement to consume a low characteristics.digital cymometer is the diagraph instrument of resear

6、ch production realm indispensabilities, such as calculator, communication equipments and audio frequency video frequency.etc.The digital cymometer that adopts VDHL to weave a distance to design a realization accounts, in addition to is measured the orthopedics of signal part, the key importation par

7、t and figures show part, rest all in one FPGA realization of chip, the whole system simplifies very much, and has vivid spot to change sex.On the foundation that doesnt change hardware electric circuit, carries on various function that the improvement can also raise system further to the system.The

8、numbers frequency accounts to have high speed, precision, credibility, the anti- interference is strong and the spot programmable etc. advantage. Key words： The FPGA chip, VHDL language and digital cymometer, the digital cymometer account principle diagram and Max+plusII software and EDA technique 0

9、引言 所謂頻率，就是周期性信號(hào)在單位時(shí)間（1s）里變化的次數(shù)。本頻率計(jì)設(shè)計(jì)測(cè)量頻率的基本原理 是，首先讓被測(cè)信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過(guò)一個(gè)閘門(mén)，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把標(biāo)準(zhǔn)時(shí)間 內(nèi)的計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來(lái)，最后用顯示譯碼器，把鎖存的結(jié)果用 LED 數(shù)碼顯示管顯示出 來(lái)。 根據(jù)數(shù)字頻率計(jì)的基本原理，本文設(shè)計(jì)方案的基本思想是分為五個(gè)模塊來(lái)實(shí)現(xiàn)其功能，即整個(gè)數(shù) 字頻率計(jì)系統(tǒng)分為分頻模塊、控制模塊、計(jì)數(shù)模塊、譯碼模塊和量程自動(dòng)切換模塊等幾個(gè)單元，并且 分別用 VHDL 對(duì)其進(jìn)行編程，實(shí)現(xiàn)了閘門(mén)控制信號(hào)、計(jì)數(shù)電路、鎖存電路、顯示電路等。 本頻率計(jì)設(shè)計(jì)還可以測(cè)量周期性信號(hào)，其基本原理與測(cè)量頻率

10、的基本原理基本一樣，首先讓被測(cè) 信號(hào)與標(biāo)準(zhǔn)信號(hào)一起通過(guò)一個(gè)閘門(mén)，然后用計(jì)數(shù)器計(jì)數(shù)信號(hào)脈沖的個(gè)數(shù)，把被測(cè)信號(hào)一個(gè)周期內(nèi)標(biāo)準(zhǔn) 基準(zhǔn)信號(hào)的脈沖計(jì)數(shù)的結(jié)果，用鎖存器鎖存起來(lái)，最后用顯示譯碼器，把鎖存的結(jié)果用 LED 數(shù)碼顯 示管顯示出來(lái)，顯示管的讀數(shù)就是被測(cè)信號(hào)以標(biāo)準(zhǔn)信號(hào)的周期為單位乘積的周期。 技術(shù)性能指標(biāo)： 1）能夠測(cè)量正弦波、三角波、鋸齒波、矩形波等周期性信號(hào)的頻率； 2）能直接用十進(jìn)制數(shù)字顯示測(cè)得的頻率； 3）頻率測(cè)量范圍：1HZ10KHZ 切量程能自動(dòng)切換； 4）輸入信號(hào)幅度范圍為 0.55V，要求一起自動(dòng)適應(yīng)； 5）測(cè)量時(shí)間：T=1.5S； 6）用 CPLD/FPGA 可編程邏輯器件實(shí)現(xiàn)；

11、 第一章 頻率計(jì)的設(shè)計(jì)原理 1.1 頻率計(jì)測(cè)量頻率的設(shè)計(jì)原理 （1）頻率計(jì)測(cè)量頻率的原理 頻率計(jì)測(cè)量頻率需要設(shè)計(jì)整形電路使被測(cè)周期性信號(hào)整形成脈沖，然后設(shè)計(jì)計(jì)數(shù)器對(duì)整形后的脈 沖在單位時(shí)間內(nèi)重復(fù)變化的次數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器計(jì)出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動(dòng)顯示電路 用數(shù)碼管將數(shù)字顯示出來(lái)，需要設(shè)計(jì)控制電路產(chǎn)生允許計(jì)數(shù)的門(mén)閘信號(hào)、計(jì)數(shù)器的清零信號(hào)和鎖存器 的鎖存信號(hào)使電路正常工作，再設(shè)計(jì)一個(gè)量程自動(dòng)轉(zhuǎn)換電路使測(cè)量范圍更廣。 （2）頻率計(jì)測(cè)量頻率的原理圖 頻率計(jì)測(cè)量頻率的原理圖如下： 脈沖 形成 模 塊計(jì)數(shù) 模塊 譯碼顯示模 塊 控制 模 塊 量程自動(dòng)切換模塊 分頻 模 塊 鎖存 信號(hào) 清零 使能

12、 被測(cè)信號(hào) 基準(zhǔn)信號(hào) 圖 1 1.2 頻率計(jì)測(cè)量周期的原理 （1）頻率計(jì)測(cè)量周期的原理 頻率計(jì)測(cè)量周期需要設(shè)計(jì)整形電路使被測(cè)周期性信號(hào)整形成脈沖，然后設(shè)計(jì)計(jì)數(shù)器對(duì)基準(zhǔn)信號(hào)在 被測(cè)信號(hào)一個(gè)周期內(nèi)重復(fù)變化的次數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器計(jì)出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動(dòng)顯示 電路用數(shù)碼管將數(shù)字顯示出來(lái)，需要設(shè)計(jì)控制電路產(chǎn)生允許計(jì)數(shù)的使能信號(hào)、計(jì)數(shù)器的清零信號(hào)和鎖 存器的鎖存信號(hào)使電路正常工作，再設(shè)計(jì)一個(gè)量程自動(dòng)轉(zhuǎn)換電路使測(cè)量范圍更廣。 （2）頻率計(jì)測(cè)量周期的原理圖 頻率計(jì)測(cè)量周期的原理圖如下： 脈沖形 成模塊 計(jì)數(shù)模塊 譯碼模 塊 控制模塊 分頻模塊 量程切換 模塊 被 測(cè) 信 號(hào) 鎖存 清零 使能 基準(zhǔn)

13、信號(hào) 圖 2 第二章 頻率計(jì)測(cè)量頻率的層次化設(shè)計(jì)方案 2.1 4 位十進(jìn)制計(jì)數(shù)器模塊 4 位十進(jìn)制計(jì)數(shù)器模塊包含 4 個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器，用來(lái)對(duì)施加到時(shí)鐘脈沖輸入端的待測(cè)信號(hào)產(chǎn) 生的脈沖進(jìn)行計(jì)數(shù)，十進(jìn)制計(jì)數(shù)器具有集束使能、清零控制和進(jìn)位擴(kuò)展輸出的功能。使能信號(hào)和清零 信號(hào)由閘門(mén)控制模塊的控制信號(hào)發(fā)生器所產(chǎn)生來(lái)對(duì) 4 個(gè)級(jí)聯(lián)十進(jìn)制計(jì)數(shù)器周期性的計(jì)數(shù)進(jìn)行控制。 (1)十進(jìn)制計(jì)數(shù)器元件的設(shè)計(jì) 十進(jìn)制計(jì)數(shù)器的程序如下： library ieee; entity jishu10 is port(clk,rst,en:in std_logic; cq:out std_logic_vector(3 down

14、to 0); cout:out std_logic); end jishu10; architecture behav of jishu10 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0); begin if rst=1 then cqi:=(others=0); elsif clkevent and clk=1 then if en=1 then if cqi0); end if; end if; end if; if cqi=9 then cout=1; else cout=0; end if;

15、cq0); elsif clkevent and clk=1 then if en=1 then if cqi0); end if; end if; end if; if cqi=74 then cout=1; else cout=0; end if; cq0); elsif clkevent and clk=1 then if en=1 then if cqi0); end if; end if; end if; if cqi=10 then cout=1; else cout=0; end if; cq=cqi; end process; end behav; 編譯成功后生成元件圖如下：

16、圖 9 2）.D 觸發(fā)器的設(shè)計(jì) 其程序如下： library ieee; entity reg_2 is port(clk,d:in std_logic; q:out std_logic); end reg_2; architecture behav of reg_2 is signal q1:std_logic; begin process(clk) begin if clkevent and clk=1 then q1=d; end if; end process; q=q1; end behav; 編譯成功后生成如下元件圖： 圖 10 將生成的 75 進(jìn)制計(jì)數(shù)器、11 進(jìn)制計(jì)數(shù)器、10

17、進(jìn)制計(jì)數(shù)器和非門(mén)按下圖連接來(lái)得到 1S 高電平門(mén) 閘信號(hào)。 圖 11 將其電路圖進(jìn)行仿真，其仿真波形如下： 圖 12 對(duì)照其仿真波形，其輸出門(mén)閘信號(hào)高電平為 1S，符合設(shè)計(jì)，將其電路生成如下元件圖，以便頂 層調(diào)用。 圖 13 2）.控制信號(hào)發(fā)生器模塊 該模塊主要根據(jù)輸入高電平的 1S 閘門(mén)信號(hào)，產(chǎn)生計(jì)數(shù)允許信號(hào) EN，該信號(hào)的高電平的持續(xù)時(shí) 間即計(jì)數(shù)允許時(shí)間，與輸入的門(mén)閘控制時(shí)鐘脈沖周期相同；產(chǎn)生清零信號(hào) RST，在計(jì)數(shù)使能前對(duì)計(jì) 數(shù)器先清零；產(chǎn)生存儲(chǔ)信號(hào) LOAD，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測(cè)量值保存在顯示寄 存器中。 為了產(chǎn)生清零信號(hào) RST，使能信 EN 和存儲(chǔ)信號(hào) LOAD。

18、不失一般性，控制信號(hào)發(fā)生器用 74161 構(gòu)成 4 分頻計(jì)數(shù)器，用一個(gè)與非門(mén)，一個(gè)或非門(mén)和一個(gè)異或門(mén)實(shí)現(xiàn) 3 種譯碼狀態(tài)，與閘門(mén)模塊按下圖 連接。 圖 14 編譯成功后進(jìn)行仿真，其仿真波形如下： 圖 15 該功能正確無(wú)誤后生成的元件符號(hào)圖如下圖所示。 圖 16 2.3 分頻模塊的設(shè)計(jì) 當(dāng)被測(cè)頻率超出量程時(shí)，設(shè)計(jì)分頻模塊對(duì)被測(cè)頻率進(jìn)行分頻衰減，單位上升，從而擴(kuò)大測(cè)量頻率 的范圍。 1).四選一數(shù)據(jù)選擇器 四選一數(shù)據(jù)選擇器的程序如下： library ieee; entity si_xuan_1 is port(a,b,c1,c2,c3,c4:in std_logic; y:out std_log

19、ic); end si_xuan_1; architecture behav of si_xuan_1 is signal x:std_logic_vector(1 downto 0); begin process(a,b) begin x y y y ynull; end case; end process; end behav; 編譯成功后進(jìn)行仿真，其仿真波形如下圖： 圖 17 其仿真波形真確無(wú)誤后生成元件符號(hào)圖如下圖所示。 圖 18 2)分頻電路的設(shè)計(jì) 將生成的四選一數(shù)據(jù)選擇、74139 譯碼器、D 觸發(fā)器和 3 個(gè)十進(jìn)制計(jì)數(shù)器按下圖連接。 圖 19 編譯成功后進(jìn)行仿真，起仿真波形如下圖

20、： 圖 20 如圖所示，此電路圖實(shí)現(xiàn)了將被測(cè)信號(hào)進(jìn)行分頻功能，通過(guò)四選一數(shù)據(jù)選擇器的控制按不同的 BA 二進(jìn)制數(shù)值時(shí)輸出被測(cè)信號(hào)的 1 分頻、10 分頻、100 分頻、1000 分頻，通過(guò)二四譯碼器按不同的 BA 二進(jìn)制數(shù)值時(shí)輸出四個(gè)檔次 p0、p1、p2、p3,分別代表 1hz、10hz、100hz、1000hz 為單位，其功 能正確無(wú)誤后生成可調(diào)用的元件圖如下： 圖 21 2.4 譯碼模塊 譯碼模塊是對(duì)計(jì)數(shù)出的數(shù)進(jìn)行譯碼顯示出來(lái)，該部分由寄存器、動(dòng)態(tài)掃描電路和譯碼驅(qū)動(dòng)電路組 成。 1）.寄存器設(shè)計(jì) 寄存器是在計(jì)數(shù)結(jié)束后，利用觸發(fā)器的上升沿把最新的頻率測(cè)量值保存起來(lái)，這樣在計(jì)數(shù)過(guò)程中 可不必

21、一直看著數(shù)碼管顯示器，顯示器將最終的頻率讀數(shù)定期進(jìn)行更新，其輸出將作為動(dòng)態(tài)掃描電路 的輸入。4 位寄存器的 VHDL 源程序如下。 library ieee; entity reg_4 is port(load:in std_logic; din:in std_logic_vector(3 downto 0); dout:out std_logic_vector(3 downto 0); end reg_4; architecture behav of reg_4 is begin process(din) begin if loadevent and load=1 then dout=din

22、; end if; end process; end behav; 在源程序中 LOAD 是鎖存信號(hào)，上升沿觸發(fā)；din3.0是寄存器輸入；dout3.0 是寄存器輸出。編譯仿真后生成元件圖如下圖，以便頂層模塊的調(diào)用。 圖 22 2）.動(dòng)態(tài)掃描電路 本設(shè)計(jì)采用掃描方式來(lái)實(shí)現(xiàn) LED 數(shù)碼管動(dòng)態(tài)顯示，控制好數(shù)碼管之間的延遲時(shí)間相當(dāng)重要。根 據(jù)人眼視覺(jué)暫留原理，LED 數(shù)碼管每秒導(dǎo)通 16 次以上，人眼就無(wú)法 LED 數(shù)碼管短暫的不亮，認(rèn)為 是一直點(diǎn)亮的（其實(shí) LED 數(shù)碼管是以一定頻率在閃動(dòng)的） 。但是，延時(shí)（導(dǎo)通頻率）也不是越小越好， 因?yàn)?LED 數(shù)碼管達(dá)到一定亮度需要一定時(shí)間。如果延時(shí)控制

23、的不好則會(huì)出現(xiàn)閃動(dòng)，或者亮度不夠， 根據(jù)經(jīng)驗(yàn)，延時(shí) 0.005S 可以達(dá)到滿意的效果。另外，顯示的字符有變化時(shí)，可在延時(shí)到達(dá)后送一個(gè) 地電平（共陰極數(shù)碼管）LED 數(shù)碼管先短暫熄滅，再顯示一個(gè)字符，可使在視覺(jué)上字符的變化更清 楚。 動(dòng)態(tài)掃描顯示的 VHDL 源程序如下。 library ieee; entity xu_dynamic is port(clk,reset:in std_logic; din1:in std_logic_vector(3 downto 0); din2:in std_logic_vector(7 downto 4); din3:in std_logic_vector

24、(11 downto 8); din4:in std_logic_vector(15 downto 12); shift:out std_logic_vector(1 downto 0); bus4:out std_logic_vector(3 downto 0); end xu_dynamic; architecture one of xu_dynamic is signal scan_clk:std_logic_vector(1 downto 0); begin p1:process(clk,scan_clk,reset) variable scan:std_logic_vector(17

25、 downto 0); begin if reset=1 then scan:=000000000000000000; scan_clk=00; elsif clkevent and clk=1 then scan:=scan+1; end if; scan_clkbus4=din1;shiftbus4=din2;shiftbus4=din3;shiftbus4=din4;shiftbus4=din1;shift led7s led7s led7s led7s led7s led7s led7s led7s led7s led7snull; end case; end process; end

26、 one; 程序中，A3.0是 09 的 BCD 碼輸入；LED7S 為動(dòng)態(tài)掃描后的驅(qū)動(dòng)顯示管電生成元件涂如下： 圖 24 4）譯碼電路的設(shè)計(jì) 將寄存器、動(dòng)態(tài)掃描電路和驅(qū)動(dòng)電路按下圖連接。 圖 25 編譯通過(guò)后，對(duì)該電路進(jìn)行仿真，其波形如下圖： 圖 26 如圖所示，其電路實(shí)現(xiàn)了動(dòng)態(tài)驅(qū)動(dòng)顯示功能，其波形正確無(wú)誤，將其電路生成如下可調(diào)用元件圖： 圖 27 2.5 量程自動(dòng)切換模塊 當(dāng)計(jì)數(shù)器計(jì)數(shù)達(dá)到 9999 時(shí)，再來(lái)脈沖就超出量程，為了使計(jì)數(shù)器計(jì)數(shù)正確，需要用量程自動(dòng)切 換對(duì)計(jì)數(shù)顯示進(jìn)行量程切換，增加量程自動(dòng)切換模塊也加大了對(duì)頻率測(cè)量的范圍。 1）.加法器設(shè)計(jì) 用加法器對(duì)計(jì)數(shù)器溢出脈沖進(jìn)行計(jì)數(shù)，用

27、加法器的后兩位二進(jìn)制數(shù)值對(duì)被測(cè)信號(hào)進(jìn)行相應(yīng)的分頻 來(lái)實(shí)現(xiàn)量程切換。其加法器程序如下： library ieee; entity yichu_jiajishu is port(clk,rst:in std_logic; a,b:out std_logic); end yichu_jiajishu; architecture behav of yichu_jiajishu is signal x:std_logic_vector(6 downto 0); begin process(clk,rst) begin if rst=1 then x0); elsif clkevent and clk=1

28、 then if x4 then x=x+1; else x0); end if; end if; end process; a=x(0);b0); elsif clkevent and clk=1 then if en=1 then if cqi0); end if; end if; end if; if cqi=11 then cout=1; else cout=0; end if; cq=cqi; end process; end behav; 編譯成功后生成元件圖如下： 圖 34 本設(shè)計(jì)中測(cè)周期時(shí)選取的基準(zhǔn)信號(hào)頻率為 12Mz，為了得到不同周期的信號(hào)與被測(cè)信號(hào)進(jìn)行比較 來(lái)測(cè)量被測(cè)信號(hào)的

29、周期，用八選一數(shù)據(jù)選擇器 74151、38 譯碼器 74138 和已編程好生成的元件如下圖 進(jìn)行連接。 圖 35 編譯成功后進(jìn)行仿真，其波形仿真如下： 圖 36 其波形正確無(wú)誤，將其電路生成能調(diào)用的元件圖如下： 圖 37 該模塊主要根據(jù)輸入被測(cè)信號(hào)，產(chǎn)生計(jì)數(shù)允許計(jì)數(shù)信號(hào) EN，該信號(hào)的高電平的持續(xù)時(shí)間即計(jì)數(shù) 允許時(shí)間，與輸入的被測(cè)信號(hào)周期相同；產(chǎn)生清零信號(hào) RST，在計(jì)數(shù)使能前對(duì)計(jì)數(shù)器先清零；產(chǎn)生 存儲(chǔ)信號(hào) LOAD，在計(jì)數(shù)結(jié)束后，利用上升沿把最新的頻率測(cè)量值保存在顯示寄存器中。 不失一般性，控制信號(hào)發(fā)生器用 74161 構(gòu)成 4 分頻計(jì)數(shù)器，用一個(gè)與非門(mén)，一個(gè)或非門(mén)和一個(gè)異 或門(mén)實(shí)現(xiàn) 3 種

30、譯碼狀態(tài)，為了產(chǎn)生清零信號(hào) RST，使能信 EN 和存儲(chǔ)信號(hào) LOAD。其原理圖如下圖所 示。 圖 38 對(duì)其原理電路進(jìn)行仿真，其波形如下： 圖 39 其波形正確無(wú)誤，生成可調(diào)用元件圖如下： 圖 40 該模塊是對(duì)被測(cè)頻率的周期單位進(jìn)行切換，使頻率計(jì)測(cè)量周期的范圍加大。 加法器設(shè)計(jì) 其程序如下： library ieee; entity zhou_jiafa is port(clk,rst:in std_logic; a,b,c:out std_logic); end zhou_jiafa; architecture behav of zhou_jiafa is signal x:std_log

31、ic_vector(8 downto 0); begin process(clk,rst) begin if rst=1 then x0); elsif clkevent and clk=1 then if x9 then x=x+1; else x0); end if; end if; end process; a=x(0);b=x(1);c=x(2); end behav; 其仿真無(wú)誤后，生成可調(diào)用元件圖如下： 圖 41 將生成的加法器和觸發(fā)器按如下電路連接。 圖 42 將設(shè)計(jì)的電路進(jìn)行仿真，其波形圖如下： 圖 43 其波形圖正確無(wú)誤，生成可調(diào)用元件圖如下： 圖 44 第五章 頻率計(jì)測(cè)量周

32、期頂層電路原理圖設(shè)計(jì) 在成功完成底層單元電路模塊設(shè)計(jì)仿真后，可根據(jù)第 3 章的測(cè)頻原理圖，把上面的各個(gè)模塊按照 下圖連接起來(lái)。 圖 45 將其電路進(jìn)行仿真，其波形如下： 圖 46 如圖所示，其波形正確無(wú)誤。 第六章 下載測(cè)試 6.1 編譯 程序設(shè)計(jì)好后進(jìn)行編譯保存。 6.2 管腳配置 編譯好后對(duì)其輸入輸出信號(hào)進(jìn)行管腳配置。 6.3 編程下載和測(cè)試 在 EDA 實(shí)驗(yàn)箱上按照管腳配置進(jìn)行連線，然后下載到 EDA 實(shí)驗(yàn)箱上。 把下載到 EDA 實(shí)驗(yàn)箱上的頻率計(jì)對(duì) EDA 實(shí)驗(yàn)箱上的基準(zhǔn)頻率進(jìn)行周期測(cè)試，計(jì)算出其理論周 期，對(duì)照測(cè)得的周期時(shí)發(fā)現(xiàn)與計(jì)算出的周期一致。 第七章 結(jié) 束 語(yǔ) 本設(shè)計(jì)采用 VHDL 語(yǔ)言進(jìn)行編程設(shè)計(jì)數(shù)字頻率計(jì)，并下載到 CPLD 中組成實(shí)際電路，這樣可以