基于VHDL語(yǔ)言的出租車計(jì)費(fèi)器設(shè)計(jì)

1、 1 引 言最近幾年出租車行業(yè)發(fā)展迅速，在全國(guó)有幾千家出租車公司，因此出租車計(jì)費(fèi)器的市場(chǎng)是龐大的。隨著電子科學(xué)技術(shù)的不斷發(fā)展，特別是集成電路的迅猛發(fā)展，電子設(shè)計(jì)自動(dòng)化已經(jīng)成為主要的設(shè)計(jì)手段。隨著EDA技術(shù)的大力發(fā)展，F(xiàn)PGA等數(shù)字可編程器件的出現(xiàn)，數(shù)字出租車計(jì)費(fèi)器的設(shè)計(jì)也就變得更加簡(jiǎn)單，而且性能更穩(wěn)定、能實(shí)現(xiàn)較復(fù)雜的功能，且運(yùn)用EDA軟件可方便的在計(jì)算機(jī)上實(shí)現(xiàn)設(shè)計(jì)與仿真。本設(shè)計(jì)基于VHDL（FPGA）語(yǔ)言是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，未來(lái)必定會(huì)取代部分落伍的數(shù)字元元件。1.1 課程設(shè)計(jì)目的隨著電子技術(shù)的不斷發(fā)展與進(jìn)步，集成電路的設(shè)計(jì)方法也在不斷地更新。時(shí)至今日，傳統(tǒng)的手工設(shè)計(jì)過(guò)

2、程已經(jīng)被先進(jìn)的電子設(shè)計(jì)自動(dòng)化（EDA）工具所代替。只有以硬件描述語(yǔ)言和邏輯綜合為基礎(chǔ)的子項(xiàng)項(xiàng)下的電路設(shè)計(jì)方法才能滿足日趨復(fù)雜的集成電路系統(tǒng)設(shè)計(jì)需求，才能縮短設(shè)計(jì)周期以滿足設(shè)計(jì)對(duì)集成電路系統(tǒng)日益急迫的需求。在這種情形下，傳統(tǒng)的出租車計(jì)費(fèi)器設(shè)計(jì)方法已不能跟上現(xiàn)在的節(jié)奏，以往的出租車計(jì)費(fèi)器在功能上也遠(yuǎn)不能滿足現(xiàn)實(shí)的需求。以往的出租車計(jì)費(fèi)器的不穩(wěn)定性，功能稍等缺點(diǎn)是的大家開始尋求更新的，功能更強(qiáng)大，性能更穩(wěn)定，價(jià)錢更低廉的新型出租車計(jì)費(fèi)器。而大規(guī)?？删幊踢壿嬈骷某霈F(xiàn)，VHDL硬件描述語(yǔ)言的出現(xiàn)，使得這一切成為可能。本設(shè)計(jì)的研究目標(biāo)和意義也就是要使用價(jià)錢低廉、性能穩(wěn)定、價(jià)錢低廉、可擴(kuò)性強(qiáng)、適應(yīng)目前出租

3、車市場(chǎng)需求的出租車計(jì)費(fèi)器，以解決目前出租車計(jì)費(fèi)器存在的一系列問(wèn)題。1.2課程設(shè)計(jì)要求1. 能實(shí)現(xiàn)計(jì)費(fèi)功能，計(jì)費(fèi)標(biāo)準(zhǔn)為：按行駛里程收費(fèi)，起步費(fèi)為10.00元，并在車行3公里后再按2元/公里，當(dāng)計(jì)費(fèi)器計(jì)費(fèi)達(dá)到或超過(guò)一定收費(fèi)(如20元)時(shí)，每公里加收50%的車費(fèi)，車停止不計(jì)費(fèi)。2. 實(shí)現(xiàn)預(yù)置功能：能預(yù)置起步費(fèi)、每公里收費(fèi)、車行加費(fèi)里程。3. 實(shí)現(xiàn)模擬功能：能模擬汽車啟動(dòng)、停止、暫停、車速等狀態(tài)。4. 設(shè)計(jì)動(dòng)態(tài)掃描電路：將車費(fèi)顯示出來(lái)，有兩位小數(shù)。5. 用VHDL語(yǔ)言設(shè)計(jì)符合上述功能要求的出租車計(jì)費(fèi)器，并用層次化設(shè)計(jì)方法設(shè)計(jì)該電路。6. 各計(jì)數(shù)器的計(jì)數(shù)狀態(tài)用功能仿真的方法驗(yàn)證，并通過(guò)有關(guān)波形確認(rèn)電路設(shè)

4、計(jì)是否正確。7. 完成電路全部設(shè)計(jì)后，通過(guò)系統(tǒng)實(shí)驗(yàn)箱下載驗(yàn)證設(shè)計(jì)的正確性。 1.3 設(shè)計(jì)平臺(tái)MAX + plus是美國(guó)Altera 公司的一種EDA 軟件,用于開發(fā)CPLD 和FPGA 進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)。2 應(yīng)用工具介紹作為當(dāng)今最流行的計(jì)算機(jī)軟件系統(tǒng)，EDA技術(shù)是以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。EDA可提供文本輸入以及圖形編輯的方法將設(shè)計(jì)者的意圖用程序或者圖形方式表達(dá)出來(lái)，而我們經(jīng)常用到的VHDL語(yǔ)言便是用于編寫源程序所需的最常見(jiàn)的硬件描述語(yǔ)言（HDL）之一。2.1 EDA技術(shù)介紹EDA是電子設(shè)計(jì)自動(dòng)化(Electr

5、onic Design Automation)的縮寫,在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(CAM)、計(jì)算機(jī)輔助測(cè)試(CAT)和計(jì)算機(jī)輔助工程(CAE)的概念發(fā)展而來(lái)。EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來(lái)的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)1。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。典型的ED

6、A工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來(lái)。也就是說(shuō)，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過(guò)程就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換低級(jí)的、可與目標(biāo)器件FPGA/CPLD相映射的網(wǎng)表文件。 在今天，EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的普遍工具，無(wú)論設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，沒(méi)有EDA工具的支持，都是難以完成的。EDA工具

7、已經(jīng)成為設(shè)計(jì)師必不可少的武器，起著越來(lái)越重要的作用。從目前的EDA技術(shù)來(lái)看，其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強(qiáng)大。EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來(lái)描述。EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。EDA水平不斷提高，設(shè)計(jì)工具趨于完美的地步。2.2VHDL語(yǔ)言介紹電子設(shè)計(jì)自動(dòng)化（EDA）的關(guān)鍵技術(shù)之一是要求用形式化方法來(lái)描述數(shù)字系統(tǒng)的硬件電路。VHDL 硬件描述語(yǔ)言在電子設(shè)計(jì)自動(dòng)化中扮演著重要的角色，他是EDA 技術(shù)研究的重點(diǎn)之一。硬件描述語(yǔ)言是EDA 技術(shù)的重要組成部分，VHDL 是作為電子設(shè)計(jì)主流硬件描述語(yǔ)言，VHDL（Very High Speed In

8、tegrated Circuit Hardware Description Language）于1983 年由美國(guó)國(guó)防部發(fā)起創(chuàng)建，由IEEE進(jìn)一步發(fā)展并在1987年作為IEEE標(biāo)準(zhǔn)10760發(fā)布。因此，VHDL成為硬件描述語(yǔ)言的業(yè)界標(biāo)準(zhǔn)之一。VHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。VHDL語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性，使用VHDL語(yǔ)言，可以就系統(tǒng)的總體要求出發(fā)，自上而下地將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。一個(gè)完整的

9、VHDL程序包括以下幾個(gè)基本組成部分：實(shí)體（Entity），結(jié)構(gòu)體（Architecture），程序包（Package），庫(kù)（Library）。其中，實(shí)體是一個(gè)VHDL程序的基本單元，由實(shí)體說(shuō)明和結(jié)構(gòu)體兩部分組成，實(shí)體說(shuō)明用于描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào)；結(jié)構(gòu)體用于描述系統(tǒng)的行為，系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。程序包存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型，常數(shù)，子程序等。庫(kù)用于存放已編譯的實(shí)體，機(jī)構(gòu)體，程序包及配置。VHDL 語(yǔ)言的編譯環(huán)境有不同的版本，我們應(yīng)用的是Altera 公司的Maxplus 軟件，它的操作順序如下：使用TEXTEDITOR 編寫VHDL 程序使用COMPILER 編譯VHD

10、L 程序；使用WAVE2FORMEDITOR，SIMULAROT 仿真實(shí)驗(yàn)；使用TIMINGANALTZER 進(jìn)行芯片的時(shí)序分析；用FLOORPLANEDITOR 鎖定芯片管腳位置；使用PROGRAMMER 將編譯好的VHDL 程序下載到芯片中。VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是顯而易見(jiàn)的。1與其他的硬件描述語(yǔ)言相比，VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。2VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。3VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的

11、再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效、高速地完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。4對(duì)于用VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的將VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。5VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。6用VHDL 語(yǔ)言編寫的源程序便于文檔管理，用源代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，既靈活方便，又便于設(shè)計(jì)結(jié)果的交流、保存和重用。3 設(shè)計(jì)原理車速控制模塊計(jì)費(fèi)動(dòng)態(tài)顯示里程動(dòng)態(tài)顯示 車速選擇 起/停開關(guān) 基本速率 Reset 掃描時(shí)鐘 顯示輸出 顯示輸出圖3

12、.1 系統(tǒng)頂層框圖計(jì)費(fèi)器按里程收費(fèi)，每100米開始一次計(jì)費(fèi)。各模塊功能如下：(1) 車速控制模塊當(dāng)起停鍵為啟動(dòng)狀態(tài)時(shí)（高電平），模塊根據(jù)車速選擇和基本車速發(fā)出響應(yīng)頻率的脈沖驅(qū)動(dòng)計(jì)費(fèi)器和里程顯示模塊進(jìn)行計(jì)數(shù)；當(dāng)處于停止?fàn)顟B(tài)時(shí)暫停發(fā)出脈沖，此時(shí)計(jì)費(fèi)器和里程顯示模塊相應(yīng)的停止計(jì)數(shù)。(2) 里程動(dòng)態(tài)顯示模塊其包括計(jì)數(shù)車速控制模塊發(fā)出的脈沖以及將計(jì)數(shù)顯示動(dòng)態(tài)顯示出來(lái)，每來(lái)一個(gè)脈沖里程值加0.1（控制器每發(fā)一個(gè)脈沖代表運(yùn)行了0.1公里）。(3) 計(jì)費(fèi)動(dòng)態(tài)顯示模塊其初值為10元，當(dāng)里程超過(guò)3公里后才接受計(jì)數(shù)車速控制模塊發(fā)出的脈沖的驅(qū)動(dòng)，并且計(jì)數(shù)顯示動(dòng)態(tài)顯示出來(lái)，每來(lái)一個(gè)脈沖（代表運(yùn)行了0.5公里）其數(shù)值加1

13、元，當(dāng)收費(fèi)超過(guò)20時(shí)數(shù)值加1.5元。4 設(shè)計(jì)步驟VHDL設(shè)計(jì)流程圖（如圖4.0）：VHDL文本編輯VHDL文本編輯FPGA/CPLD適配器FPGA/CPLD編輯下載器VHDL仿真器FPGA/CPLD器件和電路系統(tǒng)時(shí)序與功能仿真器圖4.0 VHDL設(shè)計(jì)流程圖4.1程序設(shè)計(jì)圖4.1系統(tǒng)的總體模塊圖（1）模塊MS的實(shí)現(xiàn)（如圖4.1.1所示）圖4.1.1 模塊MS圖模塊MS，輸入端口CK0、CK1為兩個(gè)不同的時(shí)鐘信號(hào)，來(lái)模擬汽車的加速和勻速，JS加速按鍵。（2）模塊SOUT的實(shí)現(xiàn)（如圖4.1.2所示） 圖4.1.2 模塊SOUT圖該模塊實(shí)現(xiàn)車行狀態(tài)輸出功能，其中clk為時(shí)鐘信號(hào)，enable 為啟動(dòng)使

14、能信號(hào)，sto暫停信號(hào)， clr為清零信號(hào)，st為狀態(tài)信號(hào)。（3）模塊PULSE的實(shí)現(xiàn)（如圖4.1.3所示）圖4.1.3 模塊PULSE圖該模塊實(shí)現(xiàn)將時(shí)鐘信號(hào)5分頻功能。（4）模塊COUNTER的結(jié)果驗(yàn)證（如圖4.1.4所示）圖4.1.4 模塊COUNTER圖實(shí)現(xiàn)汽車模擬計(jì)費(fèi)功能。clr1為清零信號(hào)，si為狀態(tài)信號(hào)，c1,c2,c3分別為費(fèi)用的三為顯示。（5）模塊SCAN_LED的實(shí)現(xiàn)（如圖4.1.5所示）圖4.1.5 模塊SCAN_LED圖該模塊實(shí)現(xiàn)顯示車費(fèi)功能。BT為選位信號(hào)，SG譯碼信號(hào)4.2系統(tǒng)仿真：系統(tǒng)仿真是在實(shí)際系統(tǒng)上進(jìn)行實(shí)驗(yàn)研究比較困難時(shí)適用的必不可少的工具，它是指通過(guò)系統(tǒng)模型實(shí)

15、驗(yàn)去研究一個(gè)已經(jīng)存在或正在設(shè)計(jì)的系統(tǒng)的過(guò)程，通俗地講，就是進(jìn)行模型實(shí)驗(yàn)。因而，系統(tǒng)仿真的結(jié)果決定整個(gè)課程設(shè)計(jì)任務(wù)完成的到位程度。程序輸入完成后進(jìn)行編譯，編譯完成后，可以對(duì)所進(jìn)行的設(shè)計(jì)進(jìn)行仿真，本課程設(shè)計(jì)的仿真平臺(tái)是MAX+plus,通過(guò)對(duì)VHDL源程序進(jìn)行編譯檢錯(cuò)，然后創(chuàng)建波形文件（后綴名為.scf），加入輸入輸出變量，選擇適用的芯片以及設(shè)定仿真結(jié)束時(shí)間，設(shè)置好輸入初值進(jìn)行仿真，得到仿真波形圖：1.模塊MS的結(jié)果驗(yàn)證(如圖4.2.1)圖4.2.1當(dāng)JS為高電平，CLK_OUT按照CLK1輸出；低電平時(shí)，按照CLK0輸出2模塊SOUT的結(jié)果驗(yàn)證(如圖4.2.2)enable高電平時(shí)，每一個(gè)時(shí)鐘上

16、升沿時(shí)，CQI計(jì)數(shù)加1，若CQI=30時(shí)，state賦01，30CQI=80時(shí)，state賦10態(tài)，.；enable低電平時(shí)，CQI計(jì)數(shù)暫停，保持不變圖4.2.23模塊PULSE的結(jié)果驗(yàn)證(如圖4.2.3)每個(gè)CLK0上升沿時(shí)，CNT計(jì)數(shù)加1，加到4時(shí)在下一個(gè)時(shí)鐘上升沿賦值0；cnt不為0時(shí)fout賦值低電平，否則高電平圖4.2.34模塊COUNTER的結(jié)果驗(yàn)證(如圖4.2.4) SI為出租車狀態(tài)信號(hào)：“00”表示計(jì)費(fèi)值停止，Q1Q3不變;“01”計(jì)費(fèi)清零，設(shè)置為起步價(jià)10元，Q2=1,Q3=0,Q1=0;“10” 正常計(jì)費(fèi)，每公里1元，“11”超過(guò)20元后，每公里1.5元；Q1,Q2,Q3的

17、信號(hào)分別賦值給C1,C2,C3圖4.2.45模塊SCAN_LED的結(jié)果驗(yàn)證(如圖4.2.5)BT位選，SG譯碼對(duì)應(yīng)數(shù)字09圖4.2.56模塊TAXI的結(jié)果驗(yàn)證(如圖4.2.6)圖4.2.64.3 結(jié)果分析出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目，由動(dòng)態(tài)掃描電路來(lái)完成。車暫時(shí)停止不計(jì)費(fèi)，車費(fèi)保持不變。若停止則車費(fèi)清零，等待下一次計(jì)費(fèi)的開始。出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目，由動(dòng)態(tài)掃描電路來(lái)完成。車暫時(shí)停止不計(jì)費(fèi)，車費(fèi)保持不變。若停止則車費(fèi)清零

18、，等待下一次計(jì)費(fèi)的開始。各模塊完成后，在將它們組合成完整的出租車系統(tǒng)，在設(shè)計(jì)過(guò)程中還需要改進(jìn)的是控制系統(tǒng)的糾錯(cuò)功能。出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)中體現(xiàn)了覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語(yǔ)言及PLD器件速度快，使用方便，便于修改等特點(diǎn)，本設(shè)計(jì)在實(shí)用方面具有一定的價(jià)值。5 結(jié)束語(yǔ)課程設(shè)計(jì)是我們專業(yè)課程知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練，著是我們邁向社會(huì)，從事職業(yè)工作前一個(gè)必不少的過(guò)程”千里之行始于足下”，通過(guò)這次課程設(shè)計(jì)，我深深體會(huì)到這句千古名言的真正含義我今天認(rèn)真的進(jìn)行課程設(shè)計(jì)，學(xué)會(huì)腳踏實(shí)地邁開這一步，就是為明天能穩(wěn)健地在社會(huì)大潮中奔跑打下堅(jiān)實(shí)的基礎(chǔ)。通過(guò)這次實(shí)驗(yàn)使我收獲很多，對(duì)書本理論知識(shí)有了進(jìn)一步加

19、深，初步掌握了MAXPLUSII軟件的一些設(shè)計(jì)使用方法。對(duì)一些器件的使用方法了解更深刻了，如一些器件的使能端的作用等。主要有以下一些實(shí)驗(yàn)感想1、 應(yīng)該對(duì)實(shí)驗(yàn)原理有深刻理解；2、 做實(shí)驗(yàn)必須不急不躁，不能看見(jiàn)其他同學(xué)做的快就沉不住氣了；3、 熟練掌握其他軟件是必要的，如Matlab軟件、Excel、Word等；4、 必須學(xué)會(huì)自己調(diào)試電路，一般第一次設(shè)計(jì)出的電路都會(huì)通不過(guò)編譯的，所以要學(xué)會(huì)調(diào)試電路，而不是等老師解答或同學(xué)幫助；致 謝 經(jīng)過(guò)三周的奮戰(zhàn)我的課程設(shè)計(jì)終于完成了。在沒(méi)有做課程設(shè)計(jì)以前覺(jué)得課程設(shè)計(jì)只是對(duì)這半年來(lái)所學(xué)知識(shí)的單純總結(jié)，但是通過(guò)這次做課程設(shè)計(jì)發(fā)現(xiàn)自己的看法有點(diǎn)太片面。課程設(shè)計(jì)不僅是

20、對(duì)前面所學(xué)知識(shí)的一種檢驗(yàn)，而且也是對(duì)自己能力的一種提高。在這次課程設(shè)計(jì)中也使我們的同學(xué)關(guān)系更進(jìn)一步了，同學(xué)之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對(duì)我們更好的理解知識(shí)，所以在這里非常感謝幫助我的同學(xué)。在此要感謝我們的指導(dǎo)老師陳老師對(duì)我們悉心的指導(dǎo)，感謝老師們給我們的幫助。在設(shè)計(jì)過(guò)程中，我通過(guò)查閱大量有關(guān)資料，與同學(xué)交流經(jīng)驗(yàn)和自學(xué)，并向老師請(qǐng)教等方式，使自己學(xué)到了不少知識(shí)，也經(jīng)歷了不少艱辛，收獲頗豐。參考文獻(xiàn)1曹昕燕，周鳳臣，聶春燕.EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)【M】.清華大學(xué)出版社2劉欲曉，方強(qiáng)，黃宛寧.EDA技術(shù)與VHDL電路開發(fā)應(yīng)用實(shí)踐【M】.電子工業(yè)出版社3潘松，黃繼業(yè).ED

21、A技術(shù)實(shí)用教程（第三版）【M】.科學(xué)出版社4 趙巖嶺，劉春等.在MAX+PLUSII平臺(tái)下用VHDL進(jìn)行數(shù)字電路設(shè)計(jì).西安：希典出版社，20055 康華光主編.電子技術(shù)基礎(chǔ)模擬部分.北京：高等教育出版社，20066 閻石主編.數(shù)字電子技術(shù)基礎(chǔ).北京：高等教育出版社，2003 附錄1：模塊MS清單/ 程序名稱：MS/ 程序功能：模塊MS，輸入端口CK0、CK1為兩個(gè)不同的時(shí)鐘信號(hào)，來(lái)模擬汽車的加速和勻速，JS加速按鍵。/ 程序作者：金人佼/ 最后修改日期：2010.12.31LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MS IS PORT(CK

22、0:IN STD_LOGIC; /慢速檔的時(shí)鐘信號(hào) CK1:IN STD_LOGIC; /快速檔的時(shí)鐘信號(hào) JS:IN STD_LOGIC; /換擋按鍵信號(hào) CLK_OUT:OUT STD_LOGIC);END MS;ARCHITECTURE ONE OF MS ISBEGIN PROCESS(JS, CK0,CK1) BEGIN IF JS=0 THEN CLK_OUT=CK0; /JS低電平，則為慢速檔 ELSE CLK_OUT0); /CLR低電平,CQI清零 ELSIF CLKEVENT AND CLK=1 THEN /CLK上升沿觸發(fā) IF STO=1 THEN STATE:=00;

23、CQI:=CQI; /STO高電平時(shí)，state賦00態(tài) ELSIF ENABLE =1 THEN /ENABLE高電平，CQI計(jì)數(shù)加1 CQI:=CQI+1; IF CQI=30 THEN STATE:=01; /CQI30 AND CQI=80 THEN STATE:=10; /30CQI80時(shí)，state賦11態(tài) END IF; END IF; END IF;ST=STATE;END PROCESS;END ONE;附錄3：模塊PULSE/ 程序名稱：PULSE/ 程序功能：該模塊實(shí)現(xiàn)將時(shí)鐘信號(hào)5分頻功能。/ 程序作者：金人佼/ 最后修改日期：2010.12.31LIBRARY IEEE

24、;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PULSE IS PORT(CLK0:IN STD_LOGIC; FOUT:OUT STD_LOGIC);END PULSE;ARCHITECTURE ONE OF PULSE ISBEGIN PROCESS(CLK0) VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0); VARIABLE FULL :STD_LOGIC; BEGIN IF CLK0EVENT AND CLK0=1 THEN IF CNT=100 THEN /

25、CNT計(jì)數(shù)到5（“100”） CNT:=000 ; /CNT清零 FULL:=1; /FULL高電平 ELSE CNT:=CNT+1; /否則計(jì)數(shù)CNT加1 FULL:=0; /FULL賦低電平 END IF; END IF;FOUTQ1:=Q1;Q2:=Q2;Q3:=Q3; WHEN 01= Q1:=0000;Q2:=0000;Q3:=0001; /起步價(jià)10元 WHEN 10= IF Q21001 THEN Q2:=Q2+1; ELSE Q2:=0000; IF Q3 IF Q10101 THEN Q1:=Q1+5; ELSE Q1:=0000; END IF; IF Q1=0101 TH

26、EN IF Q21001 THEN Q2:=Q2+1; ELSE Q2:=0000; IF Q31001 THEN Q3:=Q3+1; END IF; END IF; ELSE IF Q21001 THEN Q2:=Q2+2; ELSE Q2:=0001; IF Q3NULL; END CASE;END IF;C1=Q1;C2=Q2;C3=Q3;END PROCESS;END ONE;附錄5：模塊SCAN_LED的實(shí)現(xiàn)/ 程序名稱：SCAN_LED/ 程序功能：該模塊實(shí)現(xiàn)顯示車費(fèi)功能。BT為選位信號(hào)，SG譯碼信號(hào)。/ 程序作者：金人佼/ 最后修改日期：2010.12.31LIBRARY IEE

27、E;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCAN_LED IS PORT(DI1:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DI2:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DI3:IN STD_LOGIC_VECTOR(3 DOWNTO 0); CLK2:IN STD_LOGIC; SG:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); BT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END SCAN_LE

28、D;ARCHITECTURE ONE OF SCAN_LED IS SIGNAL CNT4 :STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL A:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP1:PROCESS(CLK2)VARIABLE SQ :STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN IF CLK2EVENT AND CLK2=1 THEN IF SQ=10 THEN SQ:=00; /位選信號(hào)，1-3位循環(huán) ELSE SQ:=SQ+1; END IF; END IF; CNT4BT=001;ABT=010;AB

29、T=100;ABT=100;ANULL; END CASE;END PROCESS P2; P3:PROCESS(A) BEGIN CASE A IS /根據(jù)A的值，顯示09 WHEN 0000=SGSGSGSGSGSGSGSGSGSGNULL; END CASE;END PROCESS P3;END ONE ;附錄6：模塊TAXI/ 程序名稱：TAXI/ 程序功能：該模塊為最終的頂層模塊。/ 程序作者：金人佼/ 最后修改日期：2010.12.31LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TAXI IS PORT(

30、T_CLK0:IN STD_LOGIC; T_CLK1:IN STD_LOGIC; T_CLK2:IN STD_LOGIC; T_JS :IN STD_LOGIC; T_ENABLE:IN STD_LOGIC; T_CLR:IN STD_LOGIC; T_STO:IN STD_LOGIC; T_BT: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); T_SG: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END TAXI;ARCHITECTURE STRUC OF TAXI IS /頂層模塊設(shè)計(jì)COMPONENT MSPORT(CK0:IN STD_L

31、OGIC; CK1:IN STD_LOGIC; JS:IN STD_LOGIC; CLK_OUT:OUT STD_LOGIC);END COMPONENT;COMPONENT SOUTPORT(CLK:IN STD_LOGIC; ENABLE:IN STD_LOGIC; STO :IN STD_LOGIC; CLR:IN STD_LOGIC; ST:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);END COMPONENT;COMPONENT PULSEPORT(CLK0:IN STD_LOGIC; FOUT:OUT STD_LOGIC);END COMPONENT;COMPONENT CO